LIP6 1998/036
- Soutenance de thèse
Une méthode de tes des circuits intégrés, basée sur un découpage structurel peu recouvrant - O. Florent
- 148 pages - 09/07/1998- document en - http://www.lip6.fr/lip6/reports/1998/lip6.1998.036.ps.gz - 290 Ko
- Contact : Olivier.florent (at) nulllip6.fr
- Ancien Thème : ASIM
- Mots clés : test des circuits intégrés, Boundary-scan, test intégré, réutilisation de composants, découpage automatique, génération de vecteurs de test, distribution
- Directeur de la publication : Francois.Dromard (at) nulllip6.fr
Nous nous plaçons dans le cadre d'un circuit possédant déjà des structures de test. Nous avons observé que les circuits intégrés d'aujourd'hui possèdent tous des chemins de scan-path, certains utilisent le test intégré ou des macro-cellules, et la plupart ont une architecture Boundary-Scan. Dans ces circuits, l'utilisation de blocs issus de bibliothèques ou de fabricants différents, ou encore la réutilisation de composants, ne permet pas de maîtriser l'implantation des structures de test. Nous proposons d'effectuer un découpage du circuit autour de ses structures de test en unités testables indépendantes de complexité raisonnable vis à vis des outils de génération de vecteurs de test.
Nous effectuons une identification automatique des points observables et contrôlables dans la représentation structurelle du circuit à l'aide de simulations. Puis nous découpons le circuit en unités testables. Puisque nous ne maîtrisons pas l'emplacement des points observables et contrôlables du circuit, ces unités testables peuvent être recouvrantes. Nous essayons de rendre le découpage le moins recouvrant possible. Nous n'incluons pas dans ces unités testables les portes venant de l'architecture Boundary-Scan, ni les blocs incluant leur propre mécanisme de test. Les unités testables étant indépendantes, nous pouvons distribuer la génération sur un réseau de stations de travail.
Nous proposons une technique d'assemblage des vecteurs de test et des dictionnaires de fautes issus de la génération, afin d'obtenir une séquence unique et un dictionnaire unique pour l'ensemble du circuit, sans effectuer une simulation de fautes globale. Nous parallélisons les vecteurs issus d'unités testables non-recouvrantes ainsi que ceux issus d'unités testables peu recouvrantes.
Nous avons realisé un prototype logiciel s'appuyant sur la chaîne ALLIANCE et sur le générateur de vecteurs de test commercial HITEST. Ce prototype nous a permis de confronter notre méthode à des circuits réels.
Nous effectuons une identification automatique des points observables et contrôlables dans la représentation structurelle du circuit à l'aide de simulations. Puis nous découpons le circuit en unités testables. Puisque nous ne maîtrisons pas l'emplacement des points observables et contrôlables du circuit, ces unités testables peuvent être recouvrantes. Nous essayons de rendre le découpage le moins recouvrant possible. Nous n'incluons pas dans ces unités testables les portes venant de l'architecture Boundary-Scan, ni les blocs incluant leur propre mécanisme de test. Les unités testables étant indépendantes, nous pouvons distribuer la génération sur un réseau de stations de travail.
Nous proposons une technique d'assemblage des vecteurs de test et des dictionnaires de fautes issus de la génération, afin d'obtenir une séquence unique et un dictionnaire unique pour l'ensemble du circuit, sans effectuer une simulation de fautes globale. Nous parallélisons les vecteurs issus d'unités testables non-recouvrantes ainsi que ceux issus d'unités testables peu recouvrantes.
Nous avons realisé un prototype logiciel s'appuyant sur la chaîne ALLIANCE et sur le générateur de vecteurs de test commercial HITEST. Ce prototype nous a permis de confronter notre méthode à des circuits réels.