LIP6 2004/005
- Soutenance de thèse
Analyse temporelle des circuits intégrés digitaux CMOS, pour les technologies profondément submicroniques - G. Avot
- 219 pages - 25/02/2003- document en - http://www.lip6.fr/lip6/reports/2004/lip6.2004.005.pdf - 1,232 Ko
- Contact : Gregoire.Avot (at) nulllip6.fr
- Ancien Thème : ASIM
- Mots clés : Analyse temporelle, Analyse de stabilité, Capacités de couplage, Résistance d'interconnexion, Bruit de commutation.
- Directeur de la publication : Francois.Dromard (at) nulllip6.fr
Dans l'analyse temporelle des circuits digitaux CMOS conçus dans des technologies profondément submicroniques, les résistances d'interconnexions et les capacités de couplage entre signaux deviennent significatives. Nous étudions les différents effets de ces phénomènes, puis nous en déduisons que la charge de la porte peut être modélisée par un montage en PI, et que le temps de propagation dans les interconnexions peut être déterminé grâce au délai d'Elmore. Les effets de couplage capacitif sur les délais sont pris en compte par l'effet Miller, et par l'influence du bruit de commutation. Nous montrons ensuite comment intégrer ces résultats dans l'analyseur temporel existant au laboratoire, HiTas. Pour utiliser ces modèles électriques, nous présentons un ensemble d'algorithmes basés sur l'analyse de stabilité, ainsi que certaines optimisations permettant d'obtenir des résultats qui ne soient pas exagérément pessimistes. Enfin, nous présentons un logiciel intégrant ces fonctionnalités.