LIP6 2002/003
- Soutenance de thèse
Étude et spécification d'un c.ur de processeur de traitement du signal configurable pour systèmes embarqués spécialisés - Y. Bajot
- 231 pages - 07/11/2001- document en - http://www.lip6.fr/lip6/reports/2002/lip6.2002.003.pdf - 9,803 Ko
- Contact : Yann.Bajot (at) nulllip6.fr
- Ancien Thème : ASIM
- Mots clés : Processeur DSP, modèle configurable, architecture VLIW, jeu d'instructions générique, exploration d'architecture, compilateur reciblable, simulateur de jeu d'instructions ,codeur EFR, algorithme de Viterbi, générateur paramétrable
- Directeur de la publication : Francois.Dromard (at) nulllip6.fr
Le travail effectué dans cette thèse concerne l'étude et la spécification d'un modèle de coeur de processeur configurable pour systèmes embarqués, et la définition d'une méthodologie de conception associée permettant la réalisation accélérée de processeurs DSP spécialisés. Nous débutons par une étude détaillée des différents processeurs DSP existants, généraux puis spécialisés. Cette étude nous amène à proposer un modèle de processeur reposant sur une architecture configurable de type VLIW, qui permet à la fois de faire varier le nombre de ressources matérielles générales et d'intégrer des unités matérielles spécialisées destinées à accélérer certains algorithmes critiques. Le contrôle du processeur est assuré par un jeu d'instructions générique autorisant un degré de parallélisme variable et pouvant être spécialisé par l'ajout d'instructions utilisateur. La méthodologie de conception associée est constituée de deux phases. La première phase d'exploration de l'espace de configuration vise à déterminer la meilleure configuration pour le processeur, en fonction des caractéristiques de l'application cible. Nous présentons le simulateur de jeu d'instructions et le compilateur reciblable nécessaires à l'implémentation de cette phase. Pour la deuxième phase de réalisation matérielle, nous proposons une méthode basée sur l'emploi de générateurs de macroblocs paramétrables et portables. Nous mettons en oeuvre cette méthodologie pour converger vers un processeur DSP spécialisé implémentant les fonctions bas-niveau du protocole GSM. L'analyse des résultats en termes de performance et de complexité matérielle montre clairement l'intérêt d'un modèle de processeur configurable, qui permet d'obtenir des processeurs dont le facteur performance/coût est meilleur que ceux des processeurs DSP généraux.