LIP6 1997/040
- Soutenance de thèse
Une nouvelle méthode de simulation par évaluation directe des expressions logiques représentées par des graphes : application à des circuits modélisés par un sous-ensemble du langage VHDL - H. N. Vuong
- 118 pages - 07/01/1998- document en - http://www.lip6.fr/lip6/reports/1997/lip6.1997.040.ps.gz - 978 Ko
- Contact : huu-nghia.vuong (at) nulllip6.fr
- Ancien Thème : ASIM
- Mots clés : Simulation logique, réseaux Booléens, VHDL Alliance, Graphes, Propagation d'événement
- Directeur de la publication : Francois.Dromard (at) nulllip6.fr
Nous présentons dans ce manuscrit une méthode de simulation de circuits intégrés basée sur l'évaluation directe d'expressions logiques représentées par des graphes (BDD et ABL). La description des circuits est représenté à l'aide de structures de données. Nous utilisons un sous-ensemble du langage VHDL excluant les process et les informations temporelles. Ce sous-ensemble a été défini de façon à être accepté par l'ensemble des outils de la chaîne de CAO pour VLSI Alliance manipulant des informations comportementales (synthèse logique, preuve formelle, abstraction fonctionnelle). Ce sous-ensemble a été utilisé avec succès lors du développement de circuits de recherche de grande complexité. La technique de simulation à pilotage événementiel (event-driven) a été utilisée lors de la mise en .uvre de cette méthode dans un prototype appelé Asimut, qui fait partie de la chaîne Alliance. Le résultat de la comparaison de ce prototype contre les simulateurs du commerce (Cadence et Synopsys) montre que l'on atteint des performances acceptables. Ce prototype a permis de mettre au point une plate-forme logicielle facilitant le développement d'outils nécessitant un noyau de simulation à propagation d'événements.