Direction de recherche : Habib MEHREZ

Outils de placement et de routage pour des architectures FPGA sécurisées contre les attaques DPA

De nos jours, la grande majorité des traitements de données est devenue numérique, faisant croître le besoin de la sécurité et par la suite de l'emploi de la cryptographie. Les algorithmes cryptographiques ont été traditionnellement étudiés pour résister aux attaques mathématiques. Cependant, lorsque ces algorithmes sont mis en oeuvre sur des systèmes intégrés, ces derniers deviennent de potentielles cibles d'attaques. L'une des plus redoutables attaques réalise une analyse différentielle de la consommation de courant du circuit pour retrouver des paramètres secrets. Face à cette menace, les logiques différentielles à précharge telles que la technique WDDL sont des contre mesures très prometteuses. Elles permettent de rendre l'activité du circuit indépendante des données. Néanmoins, pour que cette approche soit efficace, il faut que le routage des signaux différentiels du circuit soit équilibré. Cette thèse s'intéresse au problème d'équilibre des signaux duaux d'un circuit implémenté en logique WDDL sur des architectures FPGA. Dans un premier temps, nous nous intéressons à une architecture FPGA hiérarchique basée sur une structure en arbre quaternaire, appelée MFPGA. Nous proposons des méthodes de partitionnement et de placement des cellules logiques, qui tendent à rendre leurs connexions symétriques, et réduisent donc leurs déséquilibres. Ensuite, nous proposons un algorithme de routage Timing-Balance-Driven, dont le but est d'équilibrer le routage des signaux duaux en termes de temps de propagation. En se basant sur le modèle de délai d'Elmore, les résultats montrent que nos outils de placement et de routage guidés permettent d'améliorer l'équilibre en délai de 93%. Dans un deuxième temps, nous montrons comment adapter les précédentes techniques dans le cas d'architectures matricielles. Dans le cas d'une architecture matricielle simple, nous obtenons une amélioration du déséquilibre en délai de 90%. Ensuite, nous proposons une approche de routage différentiel pour une architecture matricielle à base de clusters. Ce routage permet d'obtenir de meilleurs résultats, mais il présente l'inconvénient de dépendre des caractéristiques de l'architecture FPGA. Dans un troisième temps, nous proposons un nouvel algorithme de routage Timing-Balance-Driven indépendant de l'architecture, et nous montrons son efficacité dans l'architecture MFPGA ainsi que dans l'architecture matricielle. Nous remarquons que le déséquilibre restant dans l'architecture MFPGA est dû au déséquilibre entre les longueurs des segments de routage. Par la suite, nous ciblons une nouvelle architecture hiérarchique, appelée Mesh of Tree, qui permet de réduire ce déséquilibre lié à l'architecture. Nous montrons que l'architecture Mesh of Tree peut donner un meilleur équilibre des signaux duaux que l'architecture MFPGA, en ajoutant une contrainte à l'algorithme de routage liée aux caractéristiques de la nouvelle architecture.

Publications 2008-2016

• 2016
  • S. Chtourou, Z. Marrakchi, E. Amouri, V. Pangracious, M. Abid, H. Mehrez : “Improvement of cluster-based Mesh FPGA architecture using novel hierarchical interconnect topology and long routing wires”, Microprocessors and Microsystems: Embedded Hardware Design, vol. 40, pp. 16-26, (Elsevier) (2016)
  • S. Chtourou, M. Abid, Z. Marrakchi, E. Amouri, H. Mehrez : “The effect of interconnect depopulation on FPGA performances in terms of power, area and delay”, HPCS 2016 - International Conference on High Performance Computing & Simulation, Innsbruck, Austria, pp. 104-111, (IEEE) (2016)
  • S. Chtourou, Z. Marrakchi, E. Amouri, V. Pangracious, H. Mehrez, M. Abid : “Exploration of Mesh-Based FPGA Architecture: Comparison of 2D and 3D Technologies in Terms of Power, Area and Performance”, PDP 2016 - 24^th Euromicro International Conference on Parallel, Distributed, and Network-Based Processing, Heraklion, Crete, Greece, pp. 635-642, (IEEE Computer Society) (2016)
• 2015
  • S. Chtourou, Z. Marrakchi, V. Pangracious, E. Amouri, H. Mehrez, M. Abid : “Mesh of Clusters FPGA Architectures: Exploration Methodology and Interconnect Optimization”, ARC 2015 - 11^th International Symposium on Applied Reconfigurable Computing, vol. 9040, Lecture Notes in Computer Science, Bochum, Germany, pp. 411-418, (Springer) (2015)
• 2014
  • A. Blanchardon, R. Chotin‑Avot, H. Mehrez, E. Amouri : “Impact of defect tolerance techniques on the criticality of a SRAM-based Mesh of Cluster FPGA”, ReConFig 2014 - International Conference on ReConFigurable Computing and FPGAs, Cancun, Mexico, pp. 1-6, (IEEE) (2014)
  • A. Blanchardon, R. Chotin‑Avot, H. Mehrez, E. Amouri : “Improve defect tolerance in a cluster of a SRAM-based Mesh of Cluster FPGA using hardware redundancy”, FPL 2014 - 24^th International Conference on Field Programmable Logic and Applications, Munich, Germany, pp. 1-4, (IEEE) (2014)
  • S.‑U. Rehman, A. Blanchardon, A. Ben Dhia, M. Benabdenbi, R. Chotin‑Avot, L. Naviner, L. Anghel, H. Mehrez, E. Amouri, Z. Marrakchi : “Impact of Cluster Size on Routability, Testability and Robustness of a Cluster in a Mesh FPGA”, IEEE Computer Society Annual Symposium on VLSI (ISVLSI'14), Tampa, FL, United States, pp. 553-558, (IEEE) (2014)
  • V. Pangracious, E. Amouri, Z. Marrakchi, H. Mehrez : “Architecture level optimization of 3-dimensional tree-based FPGA”, Microelectronics Journal, vol. 45 (4), pp. 355-366, (Elsevier) (2014)
  • S. Chtourou, M. Abid, V. Pangracious, E. Amouri, Z. Marrakchi, H. Mehrez : “Three-dimensional Mesh of Clusters: An alternative unified high performance interconnect architecture for 3D-FPGA implementation”, 3DIC 2014 - 2014 International 3D Systems Integration Conference, Kinsdale, Ireland, pp. 1-7, (IEEE) (2014)
  • E. Amouri, Sh. Bhasin, Y. Mathieu, T. Graba, J.‑L. Danger, H. Mehrez : “Balancing WDDL dual-rail logic in a tree-based FPGA to enhance physical security”, FPL 2014 - 24^th International Conference on Field Programmable Logic and Applications, Munich, Germany, pp. 1-4, (IEEE) (2014)
• 2013
  • V. Pangracious, E. Amouri, H. Mehrez, Z. Marrakchi : “Physical Design Exploration of 3D Tree-based FPGA Architecture”, GLSVLSI'13 - The 23^rd ACM international conference on Great lakes symposium on VLSI, Paris, France, pp. 335-336, (ACM) (2013)
  • V. Pangracious, Z. Marrakchi, E. Amouri, H. Mehrez : “Performance analysis and optimization of high density tree-based 3d multilevel FPGA”, Reconfigurable Computing: Architectures, Tools and Applications, vol. 7806, Lecture Notes in Computer Science, Los Angeles, CA, United States, pp. 197-209, (Springer) (2013)
  • E. Amouri, A. Blanchardon, R. Chotin‑Avot, H. Mehrez, Z. Marrakchi : “Efficient Multilevel Interconnect Topology for Cluster-based Mesh FPGA Architecture”, ReConFig 2013 - International Conference on Reconfigurable Computing and FPGAs, Cancun, Mexico, pp. 1-6, (IEEE) (2013)
  • A. Ben Dhia, S. Ur Rehman, A. Blanchardon, L. Naviner, M. Benabdenbi, R. Chotin‑Avot, H. Mehrez, E. Amouri, Z. Marrakchi : “A Defect-tolerant Cluster in a Mesh SRAM-based FPGA”, International Conference on Field-Programmable Technology (FPT), Kyoto, Japan, pp. 434-437, (IEEE Computer Society) (2013)
  • E. Amouri, H. Mehrez, Z. Marrakchi : “Impact of Dual Placement and Routing on WDDL Netlist Security in FPGA”, International Journal of Reconfigurable Computing, vol. 2013 (802436), pp. 24, (Hindawi Publishing Corporation) (2013)
• 2011
  • E. Amouri : “Outils de placement et de routage pour des architectures FPGA sécurisées contre les attaques DPA”, soutenance de thèse, soutenance 30/09/2011, direction de recherche Mehrez, Habib (2011)
  • E. Amouri, Z. Marrakchi, H. Mehrez : “Differential pair routing to balance dual signals of WDDL designs in cluster-based Mesh FPGA”, 6^th International Workshop on Reconfigurable Communication-centric Systems-on-Chip, ReCoSoC 2011, Montpellier, France, pp. 1-4, (IEEE) (2011)
  • U. Farooq, H. Parvez, E. Amouri, H. Mehrez, Z. Marrakchi : “Exploring the Effect of LUT and Arity Size on a Tree-based Application Specific Inflexible FPGA”, International conference on Design & Technology of Integrated Systems (DTIS), Athens, Greece, pp. 1-6, (IEEE) (2011)
• 2010
  • E. Amouri, Z. Marrakchi, H. Mehrez : “Controlled placement and routing techniques to improve timing balance of WDDL designs in Mesh-based FPGA”, APCCAS 2010 - IEEE Asia Pacific Conference on Circuits and Systems, Kuala Lumpur, Malaysia, pp. 296-299, (IEEE) (2010)
• 2009
  • E. Amouri, H. Mrabet, Z. Marrakchi, H. Mehrez : “Improving the Security of Dual Rail Logic in FPGA Using Controlled Placement and Routing”, ReConFig International Conference on Reconfigurable Computing and FPGAs 2009, Cancun, Mexico, pp. 201-206, (IEEE) (2009)
  • E. Amouri, H. Mrabet, Z. Marrakchi, H. Mehrez : “Placement and Routing Techniques to Improve Delay Balance of WDDL Netlist in MFPGA”, IEEE International Conference on Electronics, Circuits, and Systems - ICECS 2009, Hammamet, Tunisia, pp. 791-794, (IEEE) (2009)
• 2008
  • Z. Marrakchi, H. Mrabet, E. Amouri, H. Mehrez : “Efficient Tree Topology for FPGA Interconnect Network”, GLSVLSI ACM Great Lakes Symposium on VLSI, Orlando, Florida, United States, pp. 321-326, (ACM) (2008)