Direction de recherche : Habib MEHREZ

Conception Et Optimisation D’Architectures Reconfigurables De Type FPGA

La question du choix d’implémentations FPGA ou ASIC se pose dès les premiers stades de conception des circuits intégrés. De telles décisions sont basées sur les différences en termes de performances, consommation électrique et du coût lié à la surface de silicium et au volume de production. Un FPGA est 3 à 4 fois plus lent et consomme environ 12 fois plus qu’un ASIC. Cet écart est dû au réseau d’interconnexion programmable qui représente le facteur dominant du FPGA en terme de surface (90%) et en terme de consommation électrique (65%). Les circuits FPGAs doivent fournir un bon compromis entre flexibilité, performances et coût pour rester dans la course du marché des semi-conducteurs. Ces facteurs sont fortement liées à la qualité de l’architecture du FPGA, la qualité des outils de CAO et la qualité de la conception physique. L’objet de cette thèse est d’explorer les méthodes et les techniques pour trouver le meilleur compromis. La première partie traite la conception automatisée de cicuits reconfigurables spécifiques à un domaine d’application. Nous essayons de baisser les coûts de conception en automatisant le processus de développement des dessins des masques. Le générateur développé est indépendant de la technologie cible et peut être adaptés à n’importe quelle bibliothèque de cellules précaractérisées. Ce générateur a permis la création d’une matrice FPGA à base de cellules SRAMs. Cette matrice est équipée d’un système de détection d’erreur pour l’atténuation des effets SEU et offre un accès aléatoire à la mémoire de configuration. Un prototype a été fabriqué avec succès en technologie CMOS 0.12µ de STMicroelectronics. La deuxième partie décrit le développement d’un FPGA avec une architecture arborescente nommée MFPGA. Nous avons exploré l’effet des différents paramètres de cette architecture (capacité des clusters, paramètre de Rent etc.) sur la densité logique du FPGA. Grâce à un bon équilibrage entre les ressources logiques et les ressources d’interconnexion, MFPGA réalise un gain de 54% en terme de surface par rapport à une architecture matricielle de référence. Finalement, vu la complexité de conception physique des structures arborescentes, nous avons proposé une technique de mise à plat et de construction physique pour MFPGA pour illustrer la faisabilité, la généricité et la densité de cette architecture.

Publications 2004-2009

• 2009
  • H. Mrabet : “Conception Et Optimisation D’Architectures Reconfigurables De Type FPGA”, soutenance de thèse, soutenance 25/09/2009, direction de recherche Mehrez, Habib (2009)
  • Z. Marrakchi, U. Farooq, H. Mrabet, H. Mehrez : “Comparison of Tree-Based and Mesh-Based Coarse-Grained FPGA Architectures”, ICM International Conference on Microelectronics, Marrakech, Morocco, pp. 248-251, (IEEE) (2009)
  • E. Amouri, H. Mrabet, Z. Marrakchi, H. Mehrez : “Improving the Security of Dual Rail Logic in FPGA Using Controlled Placement and Routing”, ReConFig International Conference on Reconfigurable Computing and FPGAs 2009, Cancun, Mexico, pp. 201-206, (IEEE) (2009)
  • E. Amouri, H. Mrabet, Z. Marrakchi, H. Mehrez : “Placement and Routing Techniques to Improve Delay Balance of WDDL Netlist in MFPGA”, IEEE International Conference on Electronics, Circuits, and Systems - ICECS 2009, Hammamet, Tunisia, pp. 791-794, (IEEE) (2009)
  • Z. Marrakchi, H. Mrabet, H. Mehrez : “FPGA Interconnect Topologies Exploration”, International Journal of Reconfigurable Computing, vol. 2009, pp. 259837, (Hindawi Publishing Corporation) (2009)
• 2008
  • H. Mrabet, H. Parvez, Z. Marrakchi, H. Mehrez : “Automatic Layout Generator of Domain Specific FPGA:”, ICM International Conference on Microelectronics, Sharjah, United Arab Emirates, pp. 183-186, (IEEE) (2008)
  • U. Farooq, Z. Marrakchi, H. Mrabet, H. Mehrez : “The Effect of LUT and Cluster Size on a Tree based FPGA Architecture”, ReConFig International Conference on Reconfigurable Computing and FPGAs, Cancun, Mexico, pp. 115-120, (IEEE) (2008)
  • H. Parvez, H. Mrabet, H. Mehrez : “Generic Techniques and CAD tools for automated generation of FPGA Layout”, PRIME IEEE Conference on Ph.D. Research in MicroElectronics and Electronics, Istanbul, Turkey, pp. 141-144, (IEEE) (2008)
  • Z. Marrakchi, H. Mrabet, E. Amouri, H. Mehrez : “Efficient Tree Topology for FPGA Interconnect Network”, GLSVLSI ACM Great Lakes Symposium on VLSI, Orlando, Florida, United States, pp. 321-326, (ACM) (2008)
  • Z. Marrakchi, H. Mrabet, Ch. Masson, H. Mehrez : “Performances Comparison between Multilevel Hierarchical and Mesh FPGA Interconnects”, International Journal of Electronics, vol. 95 (3), pp. 275-289, (Taylor & Francis) (2008)
• 2007
  • Z. Marrakchi, H. Mrabet, Ch. Masson, H. Mehrez : “Efficient Mesh of Tree Interconnect for FPGA Architecture”, ICFPT International Conference on Field-Programmable Technology, Kitakyushu, Japan, pp. 269-272, (IEEE) (2007)
  • Z. Marrakchi, H. Mrabet, Ch. Masson, H. Mehrez : “Mesh of Tree: Unifying Mesh and MFPGA for Better Device Performances”, NoC ACM/IEEE International Symposium on Networks-on-Chip, Princeton, United States, pp. 243-252, (IEEE) (2007)
  • Z. Marrakchi, H. Mrabet, G. Souffleteau, Ch. Masson, H. Mehrez : “A Routability Driven Partitioning and Detailed Placement Approach for Multilevel Hierarchical FPGA”, FPGA ACM/SIGDA International Symposium on Field Programmable Gate Arrays, Monterey, Californie, United States, pp. 225-225 (2007)
• 2006
  • H. Mrabet, Z. Marrakchi, P. Souillot, H. Mehrez : “Performances Improvement of FPGA using Novel Multilevel Hierarchical Interconnection Structure”, ICCAD IEEE/ACM International Conference on Computer-Aided Design, San Jose, California, United States, pp. 675-679, (IEEE) (2006)
  • H. Mrabet, Z. Marrakchi, H. Mehrez, A. Tissot : “Implementation of Scalable Embedded FPGA for SOC”, DTIS IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology, Tunis, Tunisia, pp. 74-77, (IEEE) (2006)
  • Z. Marrakchi, H. Mrabet, H. Mehrez : “Performances comparison between Multilevel hierarchical and Mesh FPGA”, DTIS IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology, Tunis, Tunisia, pp. 166-171, (IEEE) (2006)
  • Z. Marrakchi, H. Mrabet, H. Mehrez : “Evaluation of Hierarchical FPGA partitioning methodologies based on architecture Rent Parameter”, PRIME IEEE Conference on Ph.D. Research in MicroElectronics and Electronics, Otranto, Italy, pp. 85-88, (IEEE) (2006)
  • Z. Marrakchi, H. Mrabet, H. Mehrez : “A new Multilevel Hierarchical MFPGA and its suitable configuration tools”, ISVLSI IEEE Computer Society Annual Symposium on Emerging VLSI Technologies and Architectures, Karlsruhe, Germany, pp. 263-268, (IEEE) (2006)
  • H. Mrabet, Z. Marrakchi, P. Souillot, H. Mehrez : “A multilevel hierarchical interconnection structure for FPGA”, FPGA ACM/SIGDA International Symposium on Field Programmable Gate Arrays, Monterey, California, United States, pp. 225-225, (ACM) (2006)
  • Z. Marrakchi, H. Mrabet, H. Mehrez : “Configuration tools for a new multilevel hierarchical FPGA”, FPGA ACM/SIGDA International Symposium on Field Programmable Gate Arrays, Monterey, California, United States, pp. 229-229, (ACM) (2006)
  • H. Mrabet, Z. Marrakchi, P. Souillot, H. Mehrez, A. Tissot : “Performance Improvement of FPGA Using Novel Multilevel Hierarchical Interconnection Structure”, ReCoSoC 2006 - 2^nd International Workshop on Reconfigurable Communication-centric Systems-on-Chip, Montpellier, France, pp. 117-123, (Univ. Montpellier II) (2006)
• 2005
  • Z. Marrakchi, H. Mrabet, H. Mehrez : “Hierarchical FPGA clustering to improve routability”, PRIME 2005 - IEEE Conference on Ph.D. Research in MicroElectronics and Electronics, vol. 1, Lausanne, Switzerland, pp. 165-168, (IEEE) (2005)
  • H. Mrabet, Z. Marrakchi, H. Mehrez, A. Tissot : “Implementation of Scalable Embedded FPGA for SOC”, ReCoSoC 2005 - 1^st International Workshop on Reconfigurable Communication-centric Systems-on-Chip, Montpellier, France, pp. 74-77 (2005)
  • Z. Marrakchi, H. Mrabet, H. Mehrez : “Hierarchical FPGA clustering based on multilevel partitioning approach to improve routability and reduce power dissipation”, ReConFig 2005 - International Conference on Reconfigurable Computing and FPGAs, Puebla City, Mexico, pp. 21-25, (IEEE Computer Society) (2005)
• 2004
  • H. Mrabet, Z. Marrakchi, H. Mehrez, A. Tissot : “Automatic Layout of Scalable Embedded Field Programmable Gate Array”, ICEEC 2004 - International Conference on Electrical Electronic and Computer Engineering, Cairo, Egypt, pp. 469-472, (IEEE) (2004)