Direction de recherche : Haralampos STRATIGOPOULOS

Tolérance aux Fautes dans les Implémentation Matérielle des Réseaus de Neurones à Impulsions

L'intelligence artificielle (IA) et les algorithmes d'apprentissage automatique sont au sommet du marché de la technologie de nos jours. Dans ce contexte, les accélérateurs matériels d'IA devraient jouer un rôle de plus en plus primordial pour de nombreuses applications, surtout ceux ayant une mission critique et un haut niveau de sécurité. Cela nécessite d'évaluer leur fiabilité et de développer des techniques peu coûteuses de tolérance aux fautes; un problème qui reste largement inexploré pour les puces neuromorphiques et les réseaux de neurones impulsionnels (Spiking Neural Networks, SNNs).
Il est souvent présumé que la fiabilité et la résilience aux erreurs dans les Réseaux de Neurones Artificiels (ANN) sont intrinsèquement obtenues grâce au parallélisme, à la redondance structurelle et à la ressemblance avec les réseaux de neurones biologiques. Cependant, des travaux antérieurs dans la littérature ont révélé le non-fondement de cette hypothèse et ont exposé la vulnérabilité des ANN aux fautes.
Dans cette thèse, nous abordons le sujet de test et de la tolérance aux fautes pour les SNNs matériels. Nous abordons tout d’abord la question du test de post-fabrication des réseaux de neurones matériels et de leur autotest orienté sur le comportement. Puis, nous nous dirigeons vers une solution globale pour l'accélération des tests et l'analyse de la résilience des SNN contre les défauts au niveau matériel. Après ça, nous proposons une stratégie de tolérance aux fautes des neurones pour les SNNs qui a été optimisée afin de minimiser les surcoûts en surface et puissance du circuit. Enfin, nous présentons une étude de cas matériel qui serait utilisée comme plateforme pour démontrer les expériences d'injection de fautes et les capacités de tolérance aux fautes.

Publications 2019-2023

• 2023
  • S. El‑Sayed, Th. Spyrou, L. Camuñas‑Mesa, Haralampos‑G. Stratigopoulos : “Compact Functional Testing for Neuromorphic Computing Circuits”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 42 (7), pp. 2391-2403, (IEEE) (2023)
• 2022
  • Th. Spyrou, S. El‑Sayed, E. Afacan, L. Camuñas‑Mesa, B. Linares‑Barranco, Haralampos‑G. Stratigopoulos : “Reliability Analysis of a Spiking Neural Network Hardware Accelerator”, Design, Automation and Test in Europe Conference (DATE), Antwerp, Belgium, pp. 370-375, (IEEE) (2022)
• 2021
  • S. Ali El Sayed : “Fault Tolerance in Hardware Spiking Neural Networks”, soutenance de thèse, soutenance 28/10/2021, direction de recherche Stratigopoulos, Haralampos (2021)
  • Th. Spyrou, S. El‑Sayed, E. Afacan, L. Camuñas‑Mesa, B. Linares‑Barranco, Haralampos‑G. Stratigopoulos : “Neuron Fault Tolerance in Spiking Neural Networks”, 2021 Design, Automation & Test in Europe Conference & Exhibition (DATE), Grenoble (virtuel), France, pp. 743-748, (IEEE) (2021)
• 2020
  • S. El‑Sayed, Th. Spyrou, A. Pavlidis, E. Afacan, L. Camuñas‑Mesa, B. Linares‑Barranco, Haralampos‑G. Stratigopoulos : “Spiking Neuron Hardware-Level Fault Modeling”, 2020 IEEE 26^th International Symposium on On-Line Testing and Robust System Design (IOLTS), Naples, Italy (2020)
• 2019
  • S. Ali El‑Sayed, L. Camuñas‑Mesa, B. Linares‑Barranco, Haralampos‑G. Stratigopoulos : “Self-Testing Analog Spiking Neuron Circuit”, 16^th International Conference on Synthesis, Modeling, Analysis and Simulation Methods and Applications to Circuit Design (SMACD 2019), Lausanne, Switzerland, pp. 81-84, (IEEE) (2019)