Direction de recherche : Habib MEHREZ

Co-encadrement : MARRAKCHI Zied

Haute Performance tridimensionnelle a base de FPGA Arborescents Architecture a l'aide de la technologie 3D processus

Les FPGAs (Field Programmable Gate Arrays) sont aujourd'hui des acteurs fondamentaux dans le domaine des calculateurs qui était auparavant dominé par les microprocesseurs et les ASICs. Le principal enjeu de la conception de FPGA est de trouver le bon compromis entre les performances et la flexibilité. Les caractéristiques d'un FPGA dépendent de trois facteurs : la qualité de l'architecture, la qualité des outils permettant d'implanter l'application sur le FPGA et la technologie utilisée. Le but de cette thèse est de proposer une méthodologie de conception pour la réalisation physique de FPGA en technologie 3 dimensions (3D) ainsi que les outils d'exploration architecturale pour l'empilement en 3D du FPGA arborescent en d'améliorant ses performances en terme de surface, densité, consommation et vitesse.
La première partie du manuscrit étudie les différentes variantes des architectures 2D du FPGA arborescent et l'impact de la migration vers la technologie 3D sur leur topologie. Nous présentons de nombreuses études montrant les caractéristiques des réseaux d'interconnexion arborescents, comment ils se comportent en terme de surface et performances et comment ils tiennent compte des particularités de l'application. Malheureusement, nous n'avons jamais vu d'avancées en ce qui concerne l'optimisation de telles topologies en d'exploiter leur avantage en terme de surface et consommation, ou encore résolvant le problème de longueur des fils qui entrave leurs performances. Tout au long de ce travail, nous avons compris qu'il ne serait pas possible d'optimiser la vitesse sans s'attaquer à la structure même du réseau d'interconnexion arborescent pour l'exploiter à nouveau grâce à la technologie 3D. Ce type de technologie peut réduire les problèmes de délai du réseau d'interconnexion en offrant davantage de flexibilité à la conception, au placement et au routage. Un ensemble d'outil d'exploration d'architectures 3D de FPGA a été développé pour valider les avancées en terme de performances et surface.
La seconde contribution de cette thèse est le développement d'une méthodologie de conception de circuits FPGA 3D ainsi que l'utilisation des outils de conception classiques (en 2D) pour la réalisation physique d'un FPGA arborescent 3D. Tout au long du processus de conception, nous avons té confrontés aux nombreux problèmes que rencontrent les concepteurs 3D en utilisant des outils qui ne sont pas connus pour leurs besoins. De plus, l'utilisation de la technologie 3D risque d'aggraver les performances thermiques. Nous examinons alors précisément l'évolution du comportement thermique lié à l'intégration 3D et nous montrons comment le contrôler en utilisant des techniques de conception tenant compte de la température.

Publications 2013-2016

• 2016
  • S. Chtourou, Z. Marrakchi, E. Amouri, V. Pangracious, M. Abid, H. Mehrez : “Improvement of cluster-based Mesh FPGA architecture using novel hierarchical interconnect topology and long routing wires”, Microprocessors and Microsystems: Embedded Hardware Design, vol. 40, pp. 16-26, (Elsevier) (2016)
  • S. Chtourou, Z. Marrakchi, E. Amouri, V. Pangracious, H. Mehrez, M. Abid : “Exploration of Mesh-Based FPGA Architecture: Comparison of 2D and 3D Technologies in Terms of Power, Area and Performance”, PDP 2016 - 24^th Euromicro International Conference on Parallel, Distributed, and Network-Based Processing, Heraklion, Crete, Greece, pp. 635-642, (IEEE Computer Society) (2016)
• 2015
  • S. Chtourou, Z. Marrakchi, V. Pangracious, E. Amouri, H. Mehrez, M. Abid : “Mesh of Clusters FPGA Architectures: Exploration Methodology and Interconnect Optimization”, ARC 2015 - 11^th International Symposium on Applied Reconfigurable Computing, vol. 9040, Lecture Notes in Computer Science, Bochum, Germany, pp. 411-418, (Springer) (2015)
  • V. Pangracious, Z. Marrakchi, H. Mehrez : “Design and Optimization of a Horizontally Partitioned, High-Speed, 3D Tree-Based FPGA”, IEEE Micro, vol. 35 (6), pp. 48-59, (Institute of Electrical and Electronics Engineers) (2015)
  • V. Pangracious, Z. Marrakchi, H. Mehrez : “Three-Dimensional Design Methodologies for Tree-based FPGA Architecture”, vol. 350, Lecture Notes in Electrical Engineering, (Springer), (ISBN: 978-3-319-19173-7) (2015)
• 2014
  • V. Pangracious : “Haute Performance tridimensionnelle a base de FPGA Arborescents Architecture a l’aide de la technologie 3D processus”, soutenance de thèse, soutenance 24/11/2014, direction de recherche Mehrez, Habib, co-encadrement : Marrakchi, Zied (2014)
  • V. Pangracious, E. Amouri, Z. Marrakchi, H. Mehrez : “Architecture level optimization of 3-dimensional tree-based FPGA”, Microelectronics Journal, vol. 45 (4), pp. 355-366, (Elsevier) (2014)
  • S. Chtourou, M. Abid, V. Pangracious, E. Amouri, Z. Marrakchi, H. Mehrez : “Three-dimensional Mesh of Clusters: An alternative unified high performance interconnect architecture for 3D-FPGA implementation”, 3DIC 2014 - 2014 International 3D Systems Integration Conference, Kinsdale, Ireland, pp. 1-7, (IEEE) (2014)
  • V. Pangracious, M. Marrakchi, H. Mehrez, Z. Marrakchi : “On wiring delays reduction of tree-based FPGA using 3-D fabric”, SOCC 2014 - 27^th IEEE International System-on-Chip Conference, Las Vegas, NV, United States, pp. 64-69, (IEEE) (2014)
  • V. Pangracious, Z. Marrakchi, N. Beltaief, H. Mehrez, U. Farooq : “Exploration and optimization of heterogeneous interconnect fabric of 3D tree-based FPGA”, DTIS 2014 - 9^th International Conference on Design & Technology of Integrated Systems in Nanoscale Era, Santorini, Greece, pp. 1-6, (IEEE) (2014)
• 2013
  • V. Pangracious, H. Mehrez, Z. Marrakchi : “Designing a 3D tree-based FPGA: Optimization of butterfly programmable interconnect topology using 3D technology”, IEEE International 3D Systems Integration Conference (3DIC), 2013, San Francisco, CA, United States, pp. 1-8, (IEEE) (2013)
  • V. Pangracious, H. Mehrez, U. Farooq, Z. Marrakchi : “High Performance 3-Dimensional Heterogeneous Tree-based FPGA Architectures (HT-FPGA)”, FPGAworld'13 - The 10^th FPGAworld Conference, Stockholm, Sweden, pp. 3:1-3:6, (ACM) (2013)
  • V. Pangracious, H. Mehrez, Z. Marrakchi : “Designing 3D tree-based FPGA: Interconnect Optimization and Thermal Analysis”, NEWCAS'13 - IEEE 11^th International Conference on New Circuits and Systems, Paris, France, pp. 1-4, (IEEE) (2013)
  • V. Pangracious, E. Amouri, H. Mehrez, Z. Marrakchi : “Physical Design Exploration of 3D Tree-based FPGA Architecture”, GLSVLSI'13 - The 23^rd ACM international conference on Great lakes symposium on VLSI, Paris, France, pp. 335-336, (ACM) (2013)
  • V. Pangracious, H. Mehrez, Z. Marrakchi : “Architecture Level TSV Count Minimization Methodology for 3D Tree-based FPGA”, Cool Chips XVI, Yokohama, Japan, pp. 1-3, (IEEE) (2013)
  • V. Pangracious, Z. Marrakchi, E. Amouri, H. Mehrez : “Performance analysis and optimization of high density tree-based 3d multilevel FPGA”, Reconfigurable Computing: Architectures, Tools and Applications, vol. 7806, Lecture Notes in Computer Science, Los Angeles, CA, United States, pp. 197-209, (Springer) (2013)
  • V. Pangracious, Z. Marrakchi, H. Mehrez : “Design and optimization of heterogeneous tree-based FPGA using 3D technology”, FPT 2013 - International Conference on Field-Programmable Technology, Kyoto, Japan, pp. 334-337, (IEEE) (2013)
  • V. Pangracious, H. Mehrez, N. Beltaief, Z. Marrakchi, U. Farooq : “Exploration environment for 3D heterogeneous tree-based FPGA architectures (3D HT-FPGA)”, ReConFig 2013 - International Conference on Reconfigurable Computing and FPGAs, Cancun, Mexico, pp. 1-6, (IEEE) (2013)
  • V. Pangracious, H. Mehrez, Z. Marrakchi : “TSV count minimization and thermal analysis for 3D Tree-based FPGA”, ICICDT 2013 - International Conference on IC Design & Technology, Pavia, Italy, pp. 223-226, (IEEE) (2013)