TURKI Mariem

doctorant à Sorbonne Université
Équipe : CIAN
https://lip6.fr/Mariem.Turki

Direction de recherche : Habib MEHREZ
Co-encadrement : ABID Mohamed

Techniques de multiplexage pour un système d’émulation et de prototypage rapide à base de FPGA

De nos jours, la complexité de la conception des circuits intégrés et du logiciel croit régulièrement, faisant croître le besoin de la vérification à chaque étape du cycle de conception. Le prototypage matériel sur une plateforme multi-FPGA présente le meilleur compromis entre le temps de conception d'un circuit et le temps d'exécution d'une application par ce circuit. Pour l’implémenter sur cette plateforme, une opération de partitionnement est effectuée afin de créer des partitions capables de s'intégrer dans chaque FPGA de la plateforme. Par conséquent, des signaux coupés à l'interface des partitions doivent passer d'un FPGA à un autre. Cependant, le nombre de traces physiques inter-FPGA est limité ce qui crée des problèmes de routabilité du circuit prototypé. Cette thèse touche surtout la partie post-partitionnement et s'intéresse au problème de routage inter-FPGA. Ainsi, les principaux travaux de cette thèse sont les suivants : „h Dans un premier temps, nous nous intéressons au développement d'un générateur de benchmarks qui permet, à l'aide d'une description architecturale simple du benchmark, de générer un circuit modélisé avec le langage de description matérielle VHDL. Le générateur utilise un ensemble de composants ce qui donne aux benchmarks un aspect réel semblable à celui des circuits industriels. Ces circuits de tests nous serviront pour évaluer les performances des techniques développées dans cette thèse. „h Dans un deuxième temps, nous proposons de développer un outil spécifique qui intervient après le partitionnement pour prendre en compte la contrainte liée à la limitation du nombre de fils d'interconnexion entre les FPGAs. Cet outil est basé sur une approche itérative visant à réduire le taux de multiplexage (nombre de signaux qui partagent un seul fil physique). Le routage en lui même est assuré par l'algorithme de routage Pathfinder qui est largement utilisé par les chercheurs académiques et industriels. Cet algorithme servira comme point de départ pour les techniques de routage développées durant cette thèse. Des adaptations adéquates seront faites pour cibler un réseau de routage inter-FPGA. Dans une deuxième partie, nous essayons de déterminer la meilleure forme du signal à router ainsi que le graphe de routage utilisé. Pour cela, nous proposons des scénarios de test afin de sélectionner les critères qui donnent la fréquence de fonctionnement la plus performante. Par la suite, nous présentons une description détaillée des IPs de multiplexage utilisés. Ces IPs sont insérés dans les parties émettrices et réceptrices d'un canal de communication. Ces IPs incluent des composants spécifiques appelés SERDES pour assurer la sérialisation/déserialisation des données à transmettre. L'insertion de ces composants peut créer des problèmes de routabilité intra-FPGA. Ainsi, dans une deuxième partie, nous proposons un algorithme de placement basé sur l'estimation de la congestion afin d'améliorer la routabilité du circuit.


Soutenance : 17/09/2014

Membres du jury :

Smail NIAR Professeur [Rapporteur]
Rached TOURKI Professeur [Rapporteur]
Mohamed MASMOUDI Professeur
Bertrand GRANADO Professeur
Mohamed ABID Professeur
Habib MEHREZ Professeur
Zied MARRAKCHI Ingénieur PhD FlexRas

Date de départ : 01/09/2013

Publications 2010-2015