Direction de recherche : François ANCEAU
Co-encadrement : GALAYKO Dimitri

Génération d'horloge distribuée pour Systèmes sur Puce

Cette thèse aborde le problème de la synchronisation globale dans un grand système sur puce (SoC). Il est centré sur l'étude d'une technique alternative de la distribution d'horloge classique et d'une communication asynchrone. Il permet la mise en œuvre du circuit synchrone très fiable.

Mon projet de thèse vise à étudier et mettre en œuvre un vaste réseau (10x10) de boucle à phase asservie tout numérique (ADPLL), contenant 100 nœuds générant une horloge pour chaque circuit numérique local. Cette architecture a été modélisée à différents niveaux d'abstraction (Matlab, VHDL, FPGA). Un circuit intégré générant les horloges dans la gamme de 903-1161 MHz a été réalisé en technologie CMOS 65 nm. Il met en évidence une erreur de phase maximale de moins de 40 ps entre deux horloges dans toutes les zones voisines.

Afin de valider les performances de synchronisation, nous avons conçu un circuit pour mesurer l'erreur d'horloge sur puce. Ce circuit a un faible taux de la lecture hors puce (quelques MHz) et une résolution élevée (+ -2 ps).

Soutenance : 14/11/2014

Membres du jury :

GIRARD Patrick, CNRS - LIRMM, univ. Montpellier-II [rapporteur]
FESQUET Laurent, TIMA, Grenoble INP [rapporteur]
BERRY Gérard, Collège de France
ETIEMBLE Daniel, (LRI, Univ. Paris-Sud
GREINER Alain, LIP6, univ. UPMC-Sorbonne
ANCEAU François, LIP6, Univ. UPMC-Sorbonne
GALAYKO Dimitri, LIP6, Univ. UPMC-Sorbonne

Publications 2011-2019

• 2019
  • D. Galayko, Ch. Shan, E. Zianbetov, M. Javidan, A. Korniienko, O. Billoint, F. Anceau, E. Colinet, E. Blokhina, J. Juillard : “Synchronized Interconnected ADPLLs for Distributed Clock Generation in 65 nm CMOS Technology”, IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 66 (10), pp. 1673-1677, (Institute of Electrical and Electronics Engineers) (2019)
• 2016
  • K. Eugene, E. Blokhina, Ch. Shan, E. Zianbetov, O. Feely, D. Galayko : “Discrete-time modelling and experimental validation of an All-Digital PLL for clock-generating networks”, New Circuits and Systems Conference (NEWCAS), 2016 14^th IEEE International, Vancouver, BC, Canada (2016)
• 2015
  • Ch. Shan, E. Zianbetov, F. Anceau, O. Billoint, D. Galayko : “A distributed synchronization of all-digital PLLs network for clock generation in synchronous SOCs”, New Circuits and Systems Conference (NEWCAS), 2015 IEEE 13^th International, Grenoble, France (2015)
• 2014
  • Ch. Shan : “Génération d’horloge distribuée pour Systèmes sur Puce”, soutenance de thèse, soutenance 14/11/2014, direction de recherche Anceau, François, co-encadrement : Galayko, Dimitri (2014)
  • Ch. Shan, D. Galayko, F. Anceau, E. Zianbetov : “A reconfigurable distributed architecture for clock generation in large many-core SoC”, Reconfigurable and Communication-Centric Systems-on-Chip (ReCoSoC), 2014 9^th International Symposium on, Montpellier, France, pp. 1-8, (IEEE) (2014)
  • Ch. Shan, F. Anceau, D. Galayko, E. Zianbetov : “Swimming pool like distributed architecture for clock generation in large many-core SoC”, {IEEE} International Symposium on Circuits and Systemss, {ISCAS} 2014, Melbourne, Australia, pp. 2768-2771 (2014)
• 2013
  • Ch. Shan, E. Zianbetov, W. Yu, F. Anceau, O. Billoint, D. Galayko : “FPGA prototyping of large reconfigurable ADPLL network for distributed clock generation”, Reconfigurable Computing and FPGAs (ReConFig), 2013 International Conference on, Cancun, Mexico, pp. 1-6 (2013)
  • E. Zianbetov, D. Galayko, F. Anceau, M. Javidan, Ch. Shan, O. Billoint, A. Korniienko, E. Colinet, G. Scorletti, J.‑M. Akre, J. Juillard : “Distributed clock generator for synchronous SoC using ADPLL network”, Proceedings of the IEEE 2013 Custom Integrated Circuits Conference, San José, CA, United States, pp. 1-4, (IEEE) (2013)
  • Ch. Shan, D. Galayko, F. Anceau : “On-chip clock error characterization for clock distribution system”, VLSI (ISVLSI), 2013 IEEE Computer Society Annual Symposium on, Natal, Brazil, pp. 102-108 (2013)
• 2012
  • Ch. Shan, D. Galayko, F. Anceau : “Design and Modeling of ADPLL with sliding-window for wide range frequency tracking”, New Circuits and Systems Conference (NEWCAS), 2012 IEEE 10^th International, Montreal, Canada, pp. 269-272 (2012)
• 2011
  • Ch. Shan, E. Zianbetov, M. Javidan, F. Anceau, M. Terosiet, S. Feruglio, D. Galayko, O. Romain, E. Colinet, J. Juillard : “FPGA implementation of reconfigurable ADPLL network for distributed clock generation”, FTP 2011 - International Conference on Field Programmable Technology, New Delhi, India, pp. 1-4, (IEEE) (2011)