Direction de recherche : Habib MEHREZ
Co-encadrement : LOUËRAT Marie-Minerve, ISKANDER Ramy

Conception d'une bibliothèque de cellules analogiques

Électronique et semi-conducteurs évoluent rapidement. Des nouvelles technologies sont introduites pour adapter la structure CMOS à la gravure nanométrique. La réduction des délais de mise sur le marché nécessite un flot de conception analogique fiable. La génération automatique du dessin des masques est un élément clé de ce flot dont les défis augmentent à mesure que la finesse de gravure augmente.

La thèse propose un flot réutilisable et optimisé pour faire face aux défis de conception de masques de circuits alogiques. Il fait partie du projet CHAMS développé en LIP6. Tout d'abord, nous avons conçu une bibliothèque de primitives analogiques qui sont paramétrés, réutilisables, avec différents styles de Layout. Un langage de description a été introduit pour faciliter la migration technologique et le calcul des paramètres induits par le Layout. Ensuite, nous avons développé des algorithmes pour placer les circuits complexes en utilisant la bibliothèque de primitives, les fichiers de technologie et les contraintes géométriques du concepteur. Une représentation topologique du plan de masse et des contraintes telle que l´ appariement, la symétrie et la proximité ont été introduites. Enfin, nous avons créé un environnement logiciel pour optimiser le Layout suivant différents facteur de forme afin de minimiser la surface et le routage. La génération des masques documente directement la netlist par les paramètres parasites dépendants du Layout.

Ce travail offre une solution fiable pour permettre une génération rapide, optimisée en quantifiant les parasites du layout de circuits analogiques complexes.

Soutenance : 03/12/2012

Membres du jury :

Pr Francisco FERNANDEZ, Université de Séville, Espagne [Rapporteur]
Pr Etienne SICARD, Université de Toulouse, France [Rapporteur]
Mme Noëlle LEWIS, Université de Bordeaux, France
M Andreas KAISER, IEMN-ISEN, Lille, France
Pr Alain GREINER, UPMC
Pr Habib MEHREZ, UPMC
M Ramy ISKANDER, UPMC
Mme Marie-Minerve LOUERAT, UPMC,
M François DURBIN, CEA-DAM, Paris, France

Publications 2010-2013

• 2013
  • F. Javid, S. Youssef, R. Iskander, M.‑M. Louërat : “A Designer-Assisted Analog Synthesis Flow”, chapter in Analog/RF and Mixed-Signal Circuit Systematic Design, vol. 233, Lecture Notes in Electrical Engineering, pp. 123-148, (Springer) (2013)
• 2012
  • S. Youssef : “Conception d’une bibliothèque de cellules analogiques”, soutenance de thèse, soutenance 03/12/2012, direction de recherche Mehrez, Habib, co-encadrement : Louërat, Marie-Minerve, Iskander, Ramy (2012)
  • F. Javid, S. Youssef, R. Iskander, M.‑M. Louërat : “A Designer Centric Analog Synthesis Flow”, Colloque GDR SOC-SIP, Paris, France, pp. 1-2 (2012)
• 2011
  • S. Youssef, D. Dupuis, R. Iskander, M.‑M. Louërat : “Routing Methodology For Nanometric Analog CMOS Devices”, Colloque GDR SOC SIP, Lyon, France, pp. 1-2 (2011)
  • S. Youssef, D. Dupuis, R. Iskander, M.‑M. Louërat : “A Stack-Based Routing Methodology For Nanometric CMOS Devices”, IEEE MOS-AK/GSA Workshop, Paris, France, pp. 1-2 (2011)
  • S. Youssef, F. Javid, D. Dupuis, R. Iskander, M.‑M. Louërat : “A Python-Based Layout-Aware Analog Design Methodology For Nanometric Technologies”, IEEE 6^th International Design and Test Workshop (IDT), Beyrouth, Lebanon, pp. 62-67 (2011)
  • S. Youssef, D. Dupuis, R. Iskander, M.‑M. Louërat : “A Stack-Based Routing Methodology For Nanometric Analogue CMOS Devices”, The IEEE Virtual Worldwide Forum For PhD Researchers in Electronic Design Automation, (VW FEDA), Southampton, United Kingdom, pp. 1-6 (2011)
  • S. Youssef, F. Javid, D. Dupuis, R. Iskander, M.‑M. Louërat : “A Seamless Representation for Coupling Transistor Sizing with Nanometric CMOS Layout Generation”, 20^th European Conference on Circuit Theory and Design (ECCTD), Linkoping, Sweden, pp. 341-344 (2011)
• 2010
  • S. Youssef, D. Dupuis, R. Iskander, M.‑M. Louërat : “A Python-Based Analog Layout Generation Tool For Nanometer CMOS Technologies”, Colloque national du GDR SOC-SIP, Cergy, France, pp. 1-2 (2010)
  • S. Youssef, D. Dupuis, R. Iskander, M.‑M. Louërat : “Automatic Stress Effects Computation Based On A Layout Generation Tool For Analog IC”, 2010 IEEE International Behavioral Modeling and Simulation Conference (BMAS 2010), San Jose, CA, United States, pp. 7-12 (2010)