Supervision : Alain GREINER

Implémentation Asynchrone d'un Réseau-sur-Puce Distribué

En raison de limitations physiques, il est désormais extrêmement difficile, si pas impossible, de faire distribuer un signal d'horloge globale synchrone sur une vaste zone de la puce. Comme une solution, les Réseaux-sur-Puce (NoCs) qui utilisent les techniques de Globalement Asynchrone Localement Synchrone (GALS), divisent la puce en plusieurs zones synchrones indépendantes. Chaque zone est cadencée par un signal d'horloge différente, et de cette façon le problème est réduit à un certain nombre de sous-problèmes plus petits. Le réseau pourrait être l'infrastructure de communication globale asynchrone du système. Mais, comment le réseau lui-même doit être cadencé et comment nous pouvons traiter le problème de la synchronisation des horloges en frontières. Cette thèse de doctorat, dans le fond, essaie de répondre à ces deux questions. Un réseau avec une conception entièrement asynchrone, qui n'implique pas la question de la synchronisation, est une approche naturelle pour construire des architectures GALS. Un NoC asynchrone limite la demande de synchronisation seulement aux interfaces du réseau, où les données synchrones doivent entrer dans le réseau asynchrone et les données asynchrones dans les sous-systèmes synchrones. ASPIN (Asynchronous Scalable Packet-switching Integrated Network), présenté dans ce manuscrit, est un réseau asynchrone qui utilise deux FIFOs spéciales pour connecter les IPs synchrones au réseau asynchrone. Au début, l'implémentation détaillée de l'architecture de routeur ASPIN et de deux nouvelles conceptions pour le FIFO synchrone-asynchrone (SA_FIFO) et le FIFO asynchrone-synchrone (AS_FIFO) comme les interfaces du réseau sont élaborées. Tous les dessins ont été physiquement implémentés, et les caractéristiques électriques ont été évaluées par la simulation SPICE poste-layout. Malgré que les NoCs sont beaucoup plus évolutif que les interconnexions traditionnelles, lorsque le nombre de composants générant du trafic augmente, le seuil de saturation du réseau diminue, et parfois il devient le goulot d'étranglement du système. Nous évaluons le seuil de saturation des réseaux ASPIN et DSPIN. DSPIN (Scalable Distributed Packet-switching Integrated Network) est un réseau multi-synchrone bien adapté au paradigme GALS. En réalité ASPIN est l'implémentation asynchrone de DSPIN. Dans l'évaluation de seuil de saturation l'influence des deux paramètres est prise en compte: la capacité de stockage des flits et le débit du réseau. Dans les grands systèmes, où il y a de nombreux éléments à interconnecter, le seuil de saturation du réseau a une faible valeur et déclare un problème. Nous proposons une nouvelle méthode pour améliorer le seuil de saturation dans les réseaux asynchrones rapides: en utilisant un algorithme Quasi-Store-and-Forward (QSF) au lieu de routage bout-en-bout wormhole. Dans cette approche, tous les flits d'un paquet s'accumulent dans le format asynchrone avant d'entrer dans le réseau. Comme DSPIN et ASPIN utilisent la même architecture générale et fournissent les mêmes services, une comparaison systématique entre leurs paramètres de performances physiques, présentée dans cette thèse, peut aider à répondre à cette question que quelle type de l'architecture pourrait être plus satisfaisant à implémenter, synchrone ou asynchrone? Les caractéristiques physiques sont la surface en silicium, la latence de paquet, le débit de communication, et la consommation d'énergie. Comme un facteur prédominant, dans les évaluations les effets des longs fils ont été pris en compte.

2006-2017 Publications

• 2017
  • H. Bel Hadj Amor, A. Sheibanyrad, F. Pétrot : “A Distributed NUCA Architecture Using an Efficient NoC Multicasting Support”, Euromicro Conference on Digital System Design (DSD 2017), Vienne, Austria, pp. 184-191, (IEEE) (2017)
  • H. Bel Hadj Amor, A. Sheibanyrad, F. Pétrot : “A Meta-Routing Method to Create Multiple Virtual Logical Networks on a Single Hardware NoC”, 2017 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), Bochum, Germany, pp. 200-205, (IEEE) (2017)
• 2016
  • O. Alcantara De Lima, V. Fresse, F. Rousseau, A. Sheibanyrad : “Synthesis of dependency-aware traffic generators from NoC simulation traces”, Journal of Systems Architecture, vol. 71, pp. 102-113, (Elsevier) (2016)
  • P. VIVET, Y. Thonnart, R. Lemaire, C. Santos, E. Beigne, Ch. Bernard, F. Darve, D. Lattard, I. Miro‑Panades, D. Dutoit, F. Clermidy, S. Chéramy, A. Sheibanyrad, F. Pétrot, E. Flamand, J. Michailos, A. Arriordaz, L. Wang, J. Schloeffel : “A 4 x 4 x 2 Homogeneous Scalable 3D Network-on-Chip Circuit With 326 MFlit/s 0.66 pJ/b Robust and Fault Tolerant Asynchronous 3D Links”, IEEE Journal of Solid-State Circuits, vol. 52 (1), pp. 33-49, (Institute of Electrical and Electronics Engineers) (2016)
• 2014
  • S. Foroutan, A. Sheibanyrad, F. Pétrot : “Assignment of Vertical Links to Routers in Vertically-Partially-Connected 3D-NoCs”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 33 (8), pp. 1208-1218, (IEEE) (2014)
• 2008
  • H. Sheibanyrad : “Implémentation Asynchrone d’un Réseau-sur-Puce Distribué”, thesis, phd defence 03/19/2008, supervision Greiner, Alain (2008)
  • A. Sheibanyrad, A. Greiner : “Two Efficient Synchronous ⇔ Asynchronous Converters well-suited for Networks-on-Chip in GALS Architectures”, Integration, the VLSI Journal, vol. 41 (1), pp. 17-26, (Elsevier) (2008)
  • A. Sheibanyrad, A. Greiner, I. Miro‑Panades : “Multisynchronous and Fully Asynchronous NoCs for GALS Architectures”, IEEE Design & Test, vol. 25 (6), pp. 572-580, (IEEE) (2008)
• 2007
  • A. Sheibanyrad, A. Greiner : “Hybrid-Timing FIFOs to use on Networks-on-Chip in GALS Architectures”, ESA International Conference on Embedded Systems and Applications, Las Vegas, Nevada, United States, pp. 27-33, (CSREA Press) (2007)
  • A. Sheibanyrad, I. Miro Panades, A. Greiner : “Systematic Comparison between the Asynchronous and the Multi-Synchronous Implementations of a Network on Chip Architecture”, DATE Design Automation and Test in Europe Conference 2007, Nice, France, pp. 1090-1095, (IEEE) (2007)
• 2006
  • I. Miro Panades, A. Greiner, A. Sheibanyrad : “A Low Cost Network-on-Chip with Guaranteed Service Well Suited to the GALS Approach”, NanoNet International Conference on Nano-Networks, Lausanne, Switzerland, pp. 1-5, (IEEE) (2006)
  • A. Sheibanyrad, A. Greiner : “Two Efficient Synchronous ⇔ Asynchronous Converters Well-Suited for Network on Chip in GALS Architectures”, International Workshop on Power And Timing Modeling Optimization and Simulation, vol. 4148, Lecture Notes in Computer Science, Montpellier, France, pp. 192-202, (Springer) (2006)
  • I. Miro Panades, A. Greiner, A. Sheibanyrad : “Micro-réseau sur puce compatible avec l’approche GALS”, Journées Nationales du Réseau Doctoral de Micro-électronique, Rennes, France, pp. 1-5 (2006)