Supervision : Alain GREINER

Co-supervision : PÊCHEUX François

Modélisation SystemC d'architectures multi-processeurs intégrées sur puce

Cette thèse présente les principes théoriques et l'implémentation pratique d'une méthode originale de modélisation transactionnelle avec temps (Transaction Level Modeling with Time, TLM-T) de plates-formes numériques multi-processeurs complexes à mémoire partagée. S'appuyant sur le niveau d'abstraction TLM (standard de l'Open SystemC Initiative), cette méthode rend possible l'exploration architecturale et facilite le développement du logiciel embarqué, tout en considérant les phénomènes de contention dynamique ignorés par TLM qui impactent grandement les performances temporelles. La méthode présentée permet d'obtenir un gain d'un ordre de grandeur par rapport à la simulation précise au cycle tout en gardant une grande précision. La partie théorique montre que la méthode s'appuie sur un algorithme traditionnellement utilisé dans le cadre de la simulation parallèle à événements discrets (PDES) qui garantit l'absence d'interblocages. Chaque composant actif (initiateur) dispose de sa propre horloge locale et s'exécute indépendamment des autres. Il n'y a donc plus de temps de simulation global ni d'échéancier centralisé. La synchronisation effective est assurée par les messages échangés entre composants, datés avec le temps du composant émetteur et s'effectue à travers le réseau d'interconnexion qui effectue le routage des paquets. La partie pratique décrit l'implémentation de cette méthode avec la bibliothèque SystemC. Plusieurs plates-formes ont été testées : de la plus simple permettant de valider le principe global à la plus complexe incluant trente processeurs et autant de cibles. Pour chacune, de nombreuses mesures de performance ont été réalisées. L'impact de la modélisation utilisée pour représenter le tampon d'écritures postées du cache a notamment fait l'objet d'un soin attentif.

2004-2009 Publications

• 2009
  • E. Viaud : “Modélisation SystemC d’architectures multi-processeurs intégrées sur puce”, thesis, phd defence 01/27/2009, supervision Greiner, Alain, co-supervision : Pêcheux, François (2009)
• 2006
  • E. Viaud, F. Pêcheux : “A New Paradigm and Associated Tools for TLM/T Modeling of MPSoCs”, PRIME IEEE Conference on Ph.D. Research in MicroElectronics and Electronics, Otranto, Italy, pp. 217-220, (IEEE) (2006)
  • E. Viaud, F. Pêcheux, A. Greiner : “An Efficient TLM/T Modeling and Simulation Environment Based on Conservative Parallel Discrete Event Principles”, DATE Design Automation and Test in Europe Conference, Munich, Germany, pp. 94-99, (IEEE) (2006)
• 2004
  • M. Tuna, E. Viaud : “STEPS: une approche logicielle pour le test des circuits intégrés sur puce (SoC)”, JNRDM 2004 - 7^es Journées Nationales du Réseau Doctoral en Microélectronique, Marseille, France, pp. 263-265 (2004)
  • M. Benabdenbi, A. Greiner, F. Pêcheux, E. Viaud, M. Tuna : “STEPS: experimenting a new software-based strategy for testing SoCs containing P1500-compliant IP cores”, DATE 2004 - Design Automation and Test in Europe Conference, Paris, France, pp. 712-713, (IEEE) (2004)