Supervision : Mounir BENABDENBI

Co-supervision : GREINER Alain

Auto-test logiciel des systèmes intégrés sur Puce (SoC)

Les finesses de gravure atteintes par les procédés de fabrication CMOS, permettent aujourd'hui d'intégrer un système complet sur une seule puce (System-on-Chip SoC). Le test de ces puces se révèle complexe. Alors que le coût de fabrication par transistor de ces puces ne cesse de décroître le coût du test reste stable. Afin de réduire le coût du test, des chercheurs ont proposé de réutiliser les capacités des SoCs à exécuter du logiciel embarqué à des fins d'auto-test. Cette technique, l'auto-test logiciel (Software-Based Self-Test SBST), est aujourd'hui une solution alternative viable pour le test des SoCs. L'auto-test logiciel permet de se dispenser d'un équipement de test externe coûteux et possède plusieurs avantages par rapport à l'auto-test matériel (hardware Built-In Self-Test BIST). On peut distinguer dans la littérature, sur l'auto-test logiciel des SoCs, deux aspects. Le premier aspect se focalise sur l'auto-test logiciel des processeurs. Le deuxième aspect se concentre donc sur l'auto-test logiciel des autres composants du système par le processeur embarqué. Notre contribution porte sur chacun des deux aspects. La première partie de cette thèse traite du SBST des processeurs. La littérature sur le SBST des processeurs se concentre sur les parties logiques et délaisse les composants internes de type mémoire tel que les bancs de registres et les mémoires caches. Le peu de résultats disponibles ne permet pas d'apprécier l'avantage de l'auto-test logiciel sur l'auto-test matériel de ces composants. Nous proposons le développement de programmes de test pour ces composants, programmes basés sur l'utilisation des algorithmes March. Alors que le langage d'assemblage permet un accès direct au banc de registres, les mémoires caches ne peuvent être testées que par effets de bord. Afin d'évaluer l'efficacité des programmes de test, les résultats obtenus sont comparés à ceux d'une stratégie d'auto-test matériel. La deuxième partie de cette thèse se concentre sur le SBST des systèmes sur puce contenant des processeurs. Un SoC se construit par assemblage de coeurs préconçus tels que les processeurs, les mémoires, les DSPs, ou de blocs dédiés. Afin d'en simplifier le test, le groupe IEEE 1500 a défini un "wrapper" de test à ajouter à chaque coeur. Nous proposons l'intégration dans le système d'un micro-testeur embarqué, qui teste les coeurs munis de wrapper conforme à la norme IEEE 1500. Ainsi, nous combinons les avantages du SBST, tout en gardant la compatibilité IEEE 1500. Les performances du micro-testeur sont données, en termes de volume des données de test, de temps d'application du test et de surface additionnelle. Une comparaison avec un mécanisme d'accès au test (Test Access Mechanism TAM) traditionnel piloté par un testeur externe est aussi présentée.

One past PhD student (2015) at Sorbonne University

2004-2014 Publications

• 2014
  • Q. Tang, M. Tuna, H. Mehrez : “Future Inter-FPGA Communication Architecture for Multi-FPGA Based Prototyping”, ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, FPGA '14, Monterey, CA, United States, pp. 251-251, (ACM) (2014)
  • Q. Tang, M. Tuna, H. Mehrez : “Multi-FPGA Prototyping Board Issue : the FPGA I/O Bottleneck”, Proceedings of International Conference on Embedded Computer Systems : Architectures, Modeling, and Simulation, Agios Konstantinos, Greece, pp. 207-214 (2014)
  • Q. Tang, M. Tuna, H. Mehrez : “Performance Comparison between Multi-FPGA Prototyping Platforms: Hardwired Off-the-Shelf, Cabling and Custom”, Proceedings of International Symposium on Field-Programmable Custom Computing Machines, Boston, MA, United States, pp. 125-132, (IEEE) (2014)
• 2013
  • Q. Tang, M. Tuna, H. Mehrez : “Routing algorithm for multi-FPGA based systems using multi-point physical tracks”, RSP 2013 - 24^th IEEE International Symposium on Rapid System Prototyping, Montreal, Canada, pp. 2-8, (IEEE) (2013)
  • Q. Tang, M. Tuna, Z. Marrakchi, H. Mehrez : “Automatic Design Flow for Creating a Custom Multi-FPGA Board Netlist”, Proceedings of the 9^th International Symposium on Applied Reconfigurable Computing, ARC 2013, vol. 7806, Lecture Notes in Computer Science, Los Angeles, United States, pp. 221, (Springer) (2013)
• 2012
  • Q. Tang, M. Tuna, H. Mehrez : “Design for prototyping of a parameterizable cluster-based Multi-Core System-on-Chip on a multi-FPGA board”, Proceedings of the 23^rd IEEE International Symposium on Rapid System Prototyping, Tampere, Finland, pp. 71-77 (2012)
  • A. Kilic, Z. Marrakchi, M. Tuna, H. Mehrez : “A Logic Sharing Synthesis Tool for Mutually Exclusive Applications”, Design & Technology of Integrated Systems in Nanoscale Era (DTIS), 2012 7^th International Conference on, Gammarth, Tunisia, pp. 1-6 (2012)
• 2007
  • M. Tuna : “Auto-test logiciel des systèmes intégrés sur Puce (SoC)”, thesis, phd defence 06/01/2007, supervision Benabdenbi, Mounir, co-supervision : Greiner, Alain (2007)
  • M. Tuna, M. Benabdenbi, A. Greiner : “At-Speed Testing of Core-Based System-On-Chip Using an Embedded Micro-Tester”, VTS IEEE VLSI Test Symposium, Berkeley, California, United States, pp. 447-454, (IEEE) (2007)
  • M. Tuna, O. Garcia, M. Benabdenbi : “Software-Based Self-Test Strategies for Memory Caches of RISC Processor Cores”, LATW IEEE Latin-American Test Workshop, Cuzco, Peru, pp. 124-130 (2007)
• 2006
  • M. Tuna, M. Benabdenbi, A. Greiner : “T-Proc: An Embedded IEEE1500-Wrapped Cores Tester”, PRIME IEEE Conference on Ph.D. Research in MicroElectronics and Electronics, Otranto, Italy, pp. 493-496, (IEEE) (2006)
  • M. Tuna, M. Benabdenbi, A. Greiner : “STESOC: A Software-Based Test-Access-Mechanism Controller”, ETS IEEE European Test Symposium, Southampton, United Kingdom, pp. 91-96 (2006)
  • M. Tuna, M. Benabdenbi : “Software-Based Self-Test of Register Files in RISC Processor Cores using March Algorithms”, LATW IEEE Latin-American Test Workshop digest of papers, Buenos Aires, Argentina, pp. 67-72 (2006)
• 2005
  • M. Tuna, M. Benabdenbi, A. Greiner : “STESI: a new software-based strategy for testing socs containing wrapped IP cores”, MIXDES 2005 - 12^th International conference on Mixed Design of Integrated Circuits and Systems, Krakow, Poland, pp. 459-464 (2005)
  • M. Tuna, M. Benabdenbi, A. Greiner : “STESI: Testing wrapped IP cores using a dedicated Test Processor”, I-IP IEEE International Workshop on Infrastructure IP, Palm Springs, California, United States, pp. 60-66 (2005)
• 2004
  • M. Diaby, M. Tuna, J.‑L. Desbarbieux, F. Wajsbürt : “High level synthesis methodology from C to FPGA used for a network protocol communication.”, RSP 2004 - 15^th International Workshop on Rapid System Prototyping, Geneva, Switzerland, pp. 103-108, (IEEE) (2004)
  • M. Tuna, E. Viaud : “STEPS: une approche logicielle pour le test des circuits intégrés sur puce (SoC)”, JNRDM 2004 - 7^es Journées Nationales du Réseau Doctoral en Microélectronique, Marseille, France, pp. 263-265 (2004)
  • M. Benabdenbi, A. Greiner, F. Pêcheux, E. Viaud, M. Tuna : “STEPS: experimenting a new software-based strategy for testing SoCs containing P1500-compliant IP cores”, DATE 2004 - Design Automation and Test in Europe Conference, Paris, France, pp. 712-713, (IEEE) (2004)