SYLVESTRE Loic

doctorant à Sorbonne Université
Équipe : APR
https://perso.lip6.fr/Loic.Sylvestre

Direction de recherche : Emmanuel CHAILLOUX
Co-encadrement : SEROT Jocelyn (CNRS/UCA/SIGMA)

Programmation sûre, expressive et efficace de circuits FPGA

Les FPGA (Field-Programmable Gate Arrays) sont des circuits numériques reconfigurables : leur comportement est personnalisable par synthèse logique de spécifications au niveau transfert de registres (niveau RT), dans des langages de description de matériel comme VHDL ou Verilog.

Les FPGA sont bien adaptés pour réaliser des systèmes réactifs, directement sous forme de circuits synchrones interagissant avec l’environnement extérieur via des broches d’entrées/sorties – le synthétiseur logique garantissant que les contraintes temporelles du système sont respectées compte tenu de la fréquence d’horloge du FPGA cible.

Les FPGA sont par ailleurs utilisés pour implanter des accélérateurs matériels. Cependant, les descriptions au niveau RT de systèmes transformationnels (ou "calculs")

  • ayant des latences de plusieurs cycles d’horloge
  • sont difficiles à mettre au point, maintenir et optimiser manuellement. La synthèse haut niveau (High-Level Synthesis, HLS) constitue alors une solution pour exprimer plus simplement les calculs, dans un langage de programmation compilé au niveau RT.
L’avantage de cette approche est de cacher aux programmeuses et programmeurs les détails d’implantation, en laissant au compilateur le soin d’ordonnancer les calculs au cours du temps. Cela conduit toutefois à une perte de contrôle sur le comportement temporel et donc la sûreté et l’efficacité des circuits engendrés.

À l’heure où les systèmes embarqués, notamment à base de FPGA, doivent exécuter toujours plus de calculs, tout en interagissant avec leur environnement, cette thèse propose un modèle de programmation pour combiner description de matériel (orientée flot de données) et calcul parallèle généraliste (orienté flot de contrôle) suivant une approche synchrone. Cela donne lieu à la conception et l’implantation d’Eclat, un langage de programmation fonctionnel-impératif, parallèle et synchrone, compilé en VHDL. Eclat est suffisamment précis pour décrire des circuits synchrones au niveau RT. Il permet de programmer simplement des accélérateurs matériels, avec une sémantique temporelle claire et prédictible par laquelle exploiter des compromis temps-espace. Tout programme Eclat est réactif, avec un mécanisme pour plonger les calculs dans les programmes et ainsi mélanger calcul et interaction. Eclat offre aussi de la mémoire partagée (réalisée sous forme de blocs RAM), conciliant concurrence et déterminisme. Il sert à développer des abstractions de programmation telles que des squelettes algorithmiques et des implantations de machines virtuelles pour des langages de haut niveau. Cela répond, à différents niveaux, au besoin d’intégrer des algorithmes généralistes à l’intérieur des applications embarquées réactives à base de FPGA.


Soutenance : 25/11/2024

Membres du jury :

Marco Danelutto, Professeur, Università di Pisa [rapporteur]
Alan Schmitt, Directeur de Recherche, Inria Rennes [rapporteur]
Carlos Agon, Professeur, Sorbonne Université,
Emmanuel Chailloux, Professeur, Sorbonne Université
Jean-Louis Colaço, Ingénieur distingué, ANSYS
Mickaël Dardaillon, Maître de conférences, INSA Rennes
Laure Gonnord, Professeure, Grenoble INP
Jocelyn Sérot, Professeur, Univ. Clermont Auvergne

Date de départ : 30/11/2024

Publications 2020-2024