VIEIRA DE MELLO Aline

doctorant à Sorbonne Université
Équipe : ALSOC
https://lip6.fr/Aline.Vieira-de-Mello

Direction de recherche : Alain GREINER

Co-encadrement : PECHEUX François

Architectures de micro-réseaux intégrés sur puce dans le systhèmes multi-processeurs massivement parallèles

Les architectures matérielles innovantes dans l'industrie de la microélectronique se caractérisent principalement par leur niveau incroyablement élevé de parallélisme. Malgré leur relative nouveauté, les "Multi-Processors System on Chip" (MPSoCs), contenant quelques coeurs, ont tendance à être remplacés par des "Massively Parallel MPSoCs" (MP2SoCs), qui intègrent des dizaines ou des centaines de coeurs de processeurs interconnectés à travers un réseau éventuellement hiérarchique sur la puce. L'augmentation de la complexité des systèmes intégrés crée le besoin d'outils de simulation plus rapide et encore précis pour le prototypage virtuel, supportant à la fois la vérification fonctionnelle et l'évaluation des performances (temps et consommation d'énergie). Plusieurs environnements de conception industriels et académiques sont apparus pour aider dans la modélisation, la simulation et la mise au point de ces architectures. Le langage de description matérielle SystemC est le point commun de tous ces environnements. La bibliothèque SystemC de classes C++ permet de décrire le matériel à différents niveaux d'abstraction, allant de RTL synthétisable à la modélisation de niveau transactionnel (TLM). Cependant, quand il s'agit de simuler une architecture contenant des centaines de processeurs, même la vitesse de simulation fourni par l'approche TLM n'est pas suffisante. Simultanément, les stations de travail multi-coeur sont de plus accessible au grand public, et les machines "Symmetric Multi-Processors" (SMP) contiennent déjà plusieurs dizaines de coeurs. Malheureusement, le noyau de simulation SystemC est entièrement séquentiel et ne peut pas exploiter la puissance de traitement offerte par ces machines multi-coeurs. Dans ce contexte, l'objectif stratégique de cette thèse est de proposer une approche de modélisation avec temps, pour les architectures numériques multi-processeurs complexes à mémoire partagée, appelée modélisation au niveau transaction avec temps distribué (TLM-DT). L'idée principale de l'approche TLM-DT est de ne plus utiliser le temps global de simulation SystemC, rendant ainsi possible l'utilisation d'un moteur de simulation véritablement parallèle et permettant une réduction significative du temps de simulation avec une perte limitée de précision.

Soutenance : 25/06/2013

Membres du jury :

Mme. Florence MARANINCHI, VERIMAG [Rapporteur]
M. Pascal SAINRAT, Université Paul Sabatier - IRIT [Rapporteur]
M. Etienne LANTREIBECQ, ST Microeletronics
M. Jean-Luc LAMOTTE, LIP6
M. François PECHEUX, LIP6
M. Alain GREINER, LIP6

Date de départ : 30/06/2013

Publications 2009-2013