Conception en vue du test de systèmes intégrés sur silicium (SoC)

M. Benabdenbi

LIP6 2002/023: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
134 pages - Septembre/September 2002 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Conception en vue du test de systèmes intégrés sur silicium (SoC)
Titre anglais : Design for testability of systems on a chip (SoC)

Résumé : Avec les progrès liés à la densité d'intégration et à l'utilisation de blocs préconçus, le test des systèmes intégrés sur silicium (SoC) doit faire face à de nouveaux problèmes et se trouve être un des facteurs limitant le progrès de l'industrie des semiconducteurs. Les systèmes sur une puce ne pouvant être testés comme les systèmes sur carte, de nouvelles architectures de test doivent être développées. Dans cette thèse nous décrivons un mécanisme d'accès au test (TAM) des coeurs contenus dans un SoC. Ce mécanisme appelé CAS-BUS résout une partie des problèmes qui peuvent être rencontré lors du test des SoC. Ce TAM est paramétrable, flexible et dynamiquement reconfigurable. L'architecture CAS-BUS est contrôlée par les éléments du Boundary Scan et est compatible avec le standard IEEE P1500 tel qu'il est défini actuellement. Cette architecture a été étendue sous deux formes différentes. La première extension permet le test de SoC contenant des coeurs munis de wrapper et des coeurs boundary scan. La seconde extension a été développée pour tenir compte du cas où le nombre de broches de test au niveau du SoC est limité. La solution proposée est basée sur une méthode de compression/décompression et expansion de données de test faiblement corrélés. Cette méthode permet une réduction du temps de test par rapport à une expansion simple. L'architecture CAS-BUS et ses deux déclinaisons permettent à l'intégrateur système de faire des choix, des compromis pour optimiser le temps de test et la surface additionnelle nécessaire à son implémentation. Un ensemble de logiciels a été développé pour générer automatiquement les éléments des architectures. Quelques résultats expérimentaux sont présentés ainsi qu'une première évaluation de l'architecture appliquée à un circuit de référence.

Abstract : While geometry shrinking and design reuse allow impressive gains, System on a Chip (SoC) testing faces new set of problems and has become one of the bottlenecks of the IC industry progress. As System on a Chip cannot be tested as System on a Board (SoB), some new test architectures must be developed. This thesis describes a Test Access Mechanism (TAM) named CAS-BUS that solves some of the new problems the test industry has to deal with. This TAM is scalable, flexible and dynamically reconfigurable. The CAS-BUS architecture is compatible with the IEEE P1500 standard proposal in its current state of development, and is controlled by Boundary Scan features. This basic CAS-BUS architecture has been extended with two independent variants. The first extension has been designed in order to manage SoC made up with both wrapped cores and non wrapped cores with Boundary Scan features. The second deals with a test pin expansion method in order to solve the I/O bandwidth problem. The proposed solution is based on a new compression/decompression mechanism which provides significant results in case of non correlated test patterns processing. This solution avoids TAM performance degradation. These test architectures are based on the CAS-BUS TAM and allow trade-offs to optimize both test time and area overhead. A toolbox environment is provided, in order to automatically generate the needed components to build the chosen SoC test architecture. Some experimental results are presented for each architecture. A first evaluation of the CAS-BUS TAM applied to a SoC benchmark is also described in this document.

Mots-clés : SoC, testabilité, TAM, wrapper, P1500, IP

Key-words : SoC, DFT, TAM, wrapper, P1500, IP cores

Publications internes LIP6 2002 / LIP6 research reports 2002

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