Simulation de Fautes et Optimisation des Tests de Production pour les Circuits Analogiques avec prise en compte des Tolérances

A. Khouas

LIP6 2000/026: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
173 pages - Septembre/September 2000 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Simulation de Fautes et Optimisation des Tests de Production pour les Circuits Analogiques avec prise en compte des Tolérances
Titre anglais : Fault Simulation and Production Test Optimization for Analog Circuits under Parameter Variations

Résumé : Face aux progrès accomplis dans le domaine de l'intégration des circuits intégrés (VLSI), les circuits analogiques deviennent plus complexes et plus difficiles à tester, ce qui nécessite de disposer d'outils automatiques pour leur test et leur diagnostic. Cette thèse présente une nouvelle méthodologie pour la simulation de fautes et l'optimisation automatique des tests de production pour les circuits intégrés analogiques en tenant compte des variations des paramètres des circuits dues aux fluctuations du processus technologique de fabrication des circuits intégrés. Le simulateur de fautes est un outil indispensable au développement de toute stratégie de test, il permet de valider les techniques de conception en vue du test (DFT), et de réduire les coûts des tests de production. Les deux caractéristiques importantes d'un simulateur de fautes sont : précision et rapidité. Pour répondre à l'exigence de précision dans le monde analogique où les valeurs sont imprécises et avec tolérances, nous avons défini une fonction de probabilité de détection de fautes (PDF) qui permet de quantifier le degré de détection possible d'une faute donnée. Pour la rapidité, nous avons proposé un nouvel algorithme qui utilise des tests d'arrêt pour réduire le temps de simulation de fautes. Pour les circuits analogiques, les tests dépendent de la nature du circuit à tester. Il est donc impossible de développer un générateur automatique de vecteurs de test pour tous les types de circuits. C'est pourquoi nous avons abordé le problème de l'optimisation automatique d'ensembles de tests pré-existants. Afin de tenir compte des fluctuations du processus de fabrication, une méthode d'optimisation des tests de production basée sur la fonction de probabilité de détection de fautes a été présentée. Un prototype d'outil de simulation de fautes et d'optimisation automatique des tests de production a été développé pour valider notre approche ; celui-ci utilise le simulateur électrique ELDO. Ce prototype nous a permis de valider, sur plusieurs circuits, notre méthode basée sur les probabilités de détection de fautes, et les résultats de performance obtenus sont très encourageants.

Abstract : As a result of the evolution of VLSI circuit density, analog circuits become more complex and more difficult to test, which requires automatic tools for both circuit test and diagnosis. This thesis presents a new methodology for fault simulation and automatic optimization of production tests of analog integrated circuits taking into account circuit parameter variations due to IC process fluctuations. The fault simulator is an essential tool for the development of any test strategy. It permits to verify the design for testability technique (DFT), and to reduce the cost of production tests. The two major characteristics of a fault simulator are: accuracy and rapidity. In order to satisfy the accuracy requirement in the analog world where component parameters are imprecise and are usually defined with tolerances, we have defined a fault detection probability function (PDF) which allows to quantify the degree of possible detection of a given fault. For the speed, we have proposed a new algorithm which uses stop rules to reduce simulation time. Due to the nature of analog circuits, the type of test depend on the circuit under test. It is thus impossible to develop an automatic test pattern generator for all types of circuits. That's why we have studied the problem of automatic optimization of an existing set of tests. In order to take into account process fluctuations, a method of production test optimization based on the fault detection probability function has been presented. A prototype of a CAD tool intended for fault simulation and automatic production test optimization has been developed so as to be able to verify our approach, the tool uses the electrical simulator __it ELDO_. This prototype has allowed us to verify our method, based on the fault detection probability function, on several circuits, and the obtained results are very promising.

Mots-clés : VLSI, Test Analogique, Détection de Fautes, Simulation de Fautes, ATPG, Optimisation, Test de Production

Key-words : VLSI, Analog Testing, Fault Detection, Fault Simulation, ATPG, Test Optimization, Process variations, Parameter deviations, Production Testing

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