Analyse sémantique de descriptions VHDL synchrones en vue de la synthèse

L. Jacomme

LIP6 1999/026: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
255 pages - Novembre/November 1999 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Analyse sémantique de descriptions VHDL synchrones en vue de la synthèse
Titre anglais : Semantic Analysis of Synchronous VHDL Descriptions for RTL Synthesis

Résumé : Le langage de description de matériel VHDL a été initialement défini pour être utilisé dans le cadre de la simulation. Il s'est imposé depuis plus de dix ans comme un standard incontournable pour la spécification comportementale des circuits numériques. Il a cependant rapidement été détourné de sa destination première pour être utilisé comme langage d'entrée de la synthèse au niveau transfert entre registres. La synthèse à partir d'une description VHDL est un véritable problème car ce langage possède une très forte sémantique de simulation. Aussi, afin d'éviter de prendre en compte cette sémantique complexe lors de la phase d'analyse de la compilation, tous les outils de synthèse imposent l'utilisation de motifs syntaxiques particuliers pour identifier facilement les éléments matériels qui sont modélisés dans une description VHDL. Outre le fait que ces motifs limitent fortement le style de description et restreignent la puissance de VHDL, ils remettent gravement en cause la portabilité du langage car ils diffèrent d'un outil de synthèse à l'autre. Dans cette thèse nous proposons une méthode d'analyse diamétralement opposée. Elle s'appuie exclusivement sur la sémantique de simulation du langage pour identifier avec précision tous les éléments matériels nécessaire à l'implantation d'une description VHDL. Un prototype logiciel s'appuyant sur cette méthode d'analyse sémantique a été implanté. Il nous a permis de montrer sur une centaines d'exemples l'efficacité de notre méthode autant d'un point de vue qualitatif que quantitatif.

Abstract : The VHDL hardware description language was initially defined to be used for simulation. It has been accepted as a standard for the behavioral specification of digital circuits for more than ten years. Quite naturally VHDL was quickly used as an input language for synthesis applications. However, due to its strong simulation semantic, the use of VHDL for synthesis appears to be a difficult problem. To avoid taking into account the complex language semantic during the compilation step, all synthesis tools enforce the use of specific templates to identify hardware elements in VHDL descriptions. Using such templates has clearly two drawbacks_: they restrict the style of description and the power of the language, and they affect seriously the portability of the language because they depend on the synthesis environment used. In this thesis we propose an opposite approach to the identification of the hardware elements. Our method relies exclusively on the simulation semantics and thus ensures post-synthesis results compliant with the VHDL simulation. A software based on this semantic analysis method has been developed. It has enabled us to show the efficiency of our method as much from a qualitative and quantitative point of view.

Mots-clés : Langage de description de matériel, VHDL, compilation, analyse sémantique, synthèse

Key-words : Hardware description language, VHDL, compilation, semantic analysis, hardware synthesis

Publications internes LIP6 1999 / LIP6 research reports 1999

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