Une méthode de tes des circuits intégrés, basée sur un découpage structurel peu recouvrant

O. Florent

LIP6 1998/036: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
148 pages - Juillet/July 1998 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Une méthode de tes des circuits intégrés, basée sur un découpage structurel peu recouvrant
Titre anglais : A test method for integrated circuits, based on a splitting and overlapping strategy

Résumé : Nous nous plaçons dans le cadre d'un circuit possédant déjà des structures de test. Nous avons observé que les circuits intégrés d'aujourd'hui possèdent tous des chemins de scan-path, certains utilisent le test intégré ou des macro-cellules, et la plupart ont une architecture Boundary-Scan. Dans ces circuits, l'utilisation de blocs issus de bibliothèques ou de fabricants différents, ou encore la réutilisation de composants, ne permet pas de maîtriser l'implantation des structures de test. Nous proposons d'effectuer un découpage du circuit autour de ses structures de test en unités testables indépendantes de complexité raisonnable vis à vis des outils de génération de vecteurs de test.
Nous effectuons une identification automatique des points observables et contrôlables dans la représentation structurelle du circuit à l'aide de simulations. Puis nous découpons le circuit en unités testables. Puisque nous ne maîtrisons pas l'emplacement des points observables et contrôlables du circuit, ces unités testables peuvent être recouvrantes. Nous essayons de rendre le découpage le moins recouvrant possible. Nous n'incluons pas dans ces unités testables les portes venant de l'architecture Boundary-Scan, ni les blocs incluant leur propre mécanisme de test. Les unités testables étant indépendantes, nous pouvons distribuer la génération sur un réseau de stations de travail.
Nous proposons une technique d'assemblage des vecteurs de test et des dictionnaires de fautes issus de la génération, afin d'obtenir une séquence unique et un dictionnaire unique pour l'ensemble du circuit, sans effectuer une simulation de fautes globale. Nous parallélisons les vecteurs issus d'unités testables non-recouvrantes ainsi que ceux issus d'unités testables peu recouvrantes.
Nous avons realisé un prototype logiciel s'appuyant sur la chaîne ALLIANCE et sur le générateur de vecteurs de test commercial HITEST. Ce prototype nous a permis de confronter notre méthode à des circuits réels.

Abstract : Our study presents a "divide and conquer" strategy for digital circuit testing, in order to generate deterministic patterns using classical ATPG tools. Today's integrated circuits have scan-paths, some are using built-in self-test or macro-cells, and almost all have a Boundary-Scan architecture. Unfortunately, design reuse and heterogeneous libraries do not allow designers to choose the style and the location of the test structures. We propose a splitting process which constructs overlapping testable units around the test structures. Theses testable units can be processed independently by ATPG tools across a network of workstations.
The boundaries of the testable units are the observable and controllable signals of the structural flattened view of the circuit. We identify automatically these signals, using logical and symbolic simulations. Next the circuit is split in testable units, and the overlap factor due to this splitting process is minimized. Gates from Boundary-scan logic, or gates from area with built-in self test are not included in testable units. We can now obtain test vectors and a fault dictionary for each testable unit using a classic ATPG tool.
We merge all the test vectors and the fault dictionaries to obtain one global test sequence and one global fault dictionary for the circuit. Test vectors from testable units are run in parallel to save test length.
A set of tools based on our test method has been realized in the framework of the ALLIANCE CAD system, using HITEST, a commercial product, as the APTG tool. With these tools, we have been able to process a real circuit which integrates macro-cells.

Mots-clés : test des circuits intégrés, Boundary-scan, test intégré, réutilisation de composants, découpage automatique, génération de vecteurs de test, distribution

Key-words : VLSI testing, Boundary-scan, built-in self-test, design reuse, automatic partitioning, ATPG tool, distribution

Publications internes LIP6 1998 / LIP6 research reports 1998

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