Méthode de simulation logico-temporelle de circuits numériques complexes prenant en compte le front des signaux et les collisions dans le cadre de la simulation mixte analogique-numérique

N. Abdallah

LIP6 1998/006: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
135 pages - Février/February 1998 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Méthode de simulation logico-temporelle de circuits numériques complexes prenant en compte le front des signaux et les collisions dans le cadre de la simulation mixte analogique-numérique
Titre anglais : Timing simulation approach for complex digital circuits accounting for input slope and overlapping inputs effects in a mixed-mode digital-analog simulation environment

Résumé : Cette thèse s'inscrit dans le processus de vérification des circuits intégrés VLSI. Nous partons d'un réseau de portes orientées obtenu à la suite d'une phase d'abstraction fonctionnelle appliquée à une représentation du circuit sous la forme d'un réseau de transistors et capacités, lui même extrait à partir du dessin des masques.
Nous proposons ensuite une méthode originale de simulation à pilotage événementiel sur changement de front (PÉCF). Elle s'appuie sur l'observation suivante : dans les parties numériques CMOS, la forme d'onde des signaux peut être modélisée par une fonction à un seul paramètre représentant la pente du signal. Cette observation est confortée par le fait qu'un concepteur est surtout intéressé par la forme générale du signal lors d'une commutation. Par contraste avec les approches classiques, notre méthode associe un événement à un changement dans la valeur du front du signal. Une telle définition de la notion d'événement permet de réduire considérablement le nombre de calculs temporels effectués dans les simulateurs temporels existants.
La précision des résultats est obtenue grâce à l'utilisation de modèles temporels basés sur les caractéristiques courant-tension des transistors MOS submicroniques, ainsi que sur la forme d'onde du signal qui commande la grille des transistors. Le phénomène de collisions entre les événements est également pris en compte par le développement de modèles spécifiques à chaque type de collisions.
Un outil logiciel s'appuyant sur cette méthode, SWISSE, a été développé. Ce programme a permis de montrer la pertinence des modèles temporels choisis (précision de 5% par rapport à SPICE) ainsi que l'efficacité de la méthode de simulation proposée (1000 fois plus rapide que SPICE).

Abstract : This thesis addresses the problem of verifying a general circuit description, wherein, the input is a flat transistor and capacitance net-list, obtained from a layout extractor.
A new simulation approach is proposed that redefines the concept of event within the event-driven simulation paradigm. It maximally utilizes the idiosyncrasy that, in most cases, the general shape of a digital MOS signal can be represented by a function with one temporal parameter. In this case, the temporal parameter represents the slope. Unlike conventional techniques, in our approach, an event occurs on a slope change rather than a voltage change, thereby, reducing the number of events during the simulation.
High degree of accuracy is achieved by using deep submicron MOS I-V characteristics, by including slope effect, and by accounting for temporal proximity of multiple input transitions. Also, a prototype simulator has been implemented using the above technique. It performs simulation runs with an accuracy typically within 5% of the SPICE circuit simulator results, and yet is still more than three orders of magnitude faster.

Mots-clés : vérification des circuits intégrés, simulation logico-temporelle, abstraction fonctionnelle, simulation par pilotage événementiel, effet du front, modélisation des collisions

Key-words : back-end verification, timing simulation, functional abstraction, event-driven simulation, slope effect, overlapping inputs

Publications internes LIP6 1998 / LIP6 research reports 1998

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