Outils de vérification pour circuits VLSI AsGa MESFET par des méthodes d'abstraction fonctionnelle

P. Rémy

LIP6 1998/005: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
120 pages - Mars/March 1998 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Outils de vérification pour circuits VLSI AsGa MESFET par des méthodes d'abstraction fonctionnelle
Titre anglais : Verification tools for GaAs MESFET VLSI circuits based on functional abstraction methods

Résumé : Dans le cadre de cette thèse, un environnement de vérification pour la circuiterie AsGa MESFET a été développé. Il s'appuie sur une représentation en étages orientés du circuit obtenue par abstraction fonctionnelle à partir de sa représentation en transistors. La construction de cette représentation fait appel à des méthodes purement algorithmiques ainsi qu'à des méthodes basées sur la reconnaissance de formes.
Cette représentation constitue le point de départ pour les outils de vérification développés dans le cadre de la thèse. Les vérifications sont d'ordre électrique, fonctionnelle et temporelle. À la différence de la circuiterie CMOS, la circuiterie AsGa MESFET est très sensible aux erreurs de dimensionnement des transistors qui peuvent compromettre la fonctionnalité. L'outil pour la vérification électrique signale automatiquement les violations de règles électriques parmi un ensemble préétabli. Il est paramétrable et évolutif. L'outil pour la vérification fonctionnelle fournit le modèle VHDL à partir de la net-list en transistors extraite du dessin des masques. Enfin, l'outil pour la vérification temporelle définit des modèles temporels pour chaque étage orienté. Le chemin critique et les temps de propagation du circuit sont obtenus à partir de ces modèles.
Cet environnement a été à la base de la validation des circuits AsGa MESFET conçus au laboratoire MASI au cours de ces dernières années. Les expériences réalisées sur des circuits de taille variable démontrent la complexité linéaire des algorithmes mis en oeuvre. Le bilan montre que la méthode proposée permet de traiter des circuits variés et de complexité significative.

Abstract : As part of this PhD, a verification environment for GaAs MESFET circuits has been developed. It is based on an oriented gates representation of the circuit obtained through functional abstraction of its transistor net-list representation. To obtain this representation, purely algorithmic methods but also pattern recognition methods have been used.
This representation is the starting point for the verification tools also developed as part of this PhD. The verifications involved are of electrical, functional and timing nature. Unlike CMOS circuits, GaAs MESFET circuits are very sensitive to transistor sizing errors that can cause malfunctions. The electrical verification tool automatically indicates any electrical rule violation amongst a pre-established set of rules. It uses parameters that can be modified and is upgradable. The functional verification tool supplies a VHDL model from the mask extracted transistor net-list. Finally the timing verification tool defines timing models for each oriented gate. The circuit's critical path as well as it's propagation delays are then obtained from these models.
This environment has been used to validate the GaAs MESFET circuits that have been devised at MASI laboratory these past years. Experimentation accomplished on circuits of various sizes demonstrates the linear complexity of the algorithms used. The overall results show that the adopted method enables us to deal with circuits of various sizes and of significant complexity.

Mots-clés : Circuits intégrés sur Arséniure de Gallium, Circuits E/D MESFET DCFL, Abstraction fonctionnelle, Vérification électrique, Vérification fonctionnelle, Vérification temporelle, Reconnaissance de formes

Key-words : Gallium Arsenide integrated circuits, DCFL E/D MESFET circuits, Functional abstraction, Electrical verification, Functional verification, Timing verification, Pattern recognition

Publications internes LIP6 1998 / LIP6 research reports 1998

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