Une nouvelle méthode de simulation par évaluation directe des expressions logiques représentées par des graphes : application à des circuits modélisés par un sous-ensemble du langage VHDL

H. N. Vuong

LIP6 1997/040: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
118 pages - Janvier/January 1997 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Une nouvelle méthode de simulation par évaluation directe des expressions logiques représentées par des graphes : application à des circuits modélisés par un sous-ensemble du langage VHDL
Titre anglais : A new simulation method by direct evaluation of logicals expressions represented by graphs : Application to integrated circuits described using a VHDL Subset

Résumé : Nous présentons dans ce manuscrit une méthode de simulation de circuits intégrés basée sur l'évaluation directe d'expressions logiques représentées par des graphes (BDD et ABL). La description des circuits est représenté à l'aide de structures de données. Nous utilisons un sous-ensemble du langage VHDL excluant les process et les informations temporelles. Ce sous-ensemble a été défini de façon à être accepté par l'ensemble des outils de la chaîne de CAO pour VLSI Alliance manipulant des informations comportementales (synthèse logique, preuve formelle, abstraction fonctionnelle). Ce sous-ensemble a été utilisé avec succès lors du développement de circuits de recherche de grande complexité. La technique de simulation à pilotage événementiel (event-driven) a été utilisée lors de la mise en œuvre de cette méthode dans un prototype appelé Asimut, qui fait partie de la chaîne Alliance. Le résultat de la comparaison de ce prototype contre les simulateurs du commerce (Cadence et Synopsys) montre que l'on atteint des performances acceptables. Ce prototype a permis de mettre au point une plate-forme logicielle facilitant le développement d'outils nécessitant un noyau de simulation à propagation d'événements.

Abstract : We present in this thesis, a simulation method for integrated circuits based on direct evaluation of logical expressions represented by graphs (BDD and Lisp Like Trees). The circuits are described with data structures. We use a VHDL subset that excludes processes and timing information. This subset has been defined in order to be accepted by the tools of the Alliance VLSI CAD System that handle behavioural information (logic synthesis, formal proof, functional abstraction). This subset has been used with success in research projects dealing with high complexity circuits. The event-driven simulation technique has been used in an Alliance tool prototype called Asimut. The result of the comparison of this prototype versus industrials simulators (Cadence and Synopsys) shows than we obtain acceptables performances. This prototype allowed us to adjust a software patform aimed at helping the development of tools that need an event-driven simulation kernel.

Mots-clés : Simulation logique, réseaux Booléens, VHDL Alliance, Graphes, Propagation d'événement

Key-words : Logical Simulation, Booleans Networks, VHDL, Alliance, Graphs, Event-driven

Publications internes LIP6 1997 / LIP6 research reports 1997

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