Méthodologie de conception d'architectures VLSI génériques appliquée au traitement numérique

N. Vaucher

LIP6 1997/026: THÈSE de DOCTORAT de l'UNIVERSITÉ PARIS 6 LIP6 / LIP6 research reports
188 pages - Octobre/October 1997 - French document.

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Thème/Team: Architecture des Systèmes Intégrés et Micro-Électronique

Titre français : Méthodologie de conception d'architectures VLSI génériques appliquée au traitement numérique
Titre anglais : A design Methodology for generic VLSI architectures dedicated to numerical processing

Résumé : Cette thèse présente une méthodologie de conception de générateurs d'opérateurs arithmétiques, basée sur l'utilisation de portes logiques standards précaractérisées. Cette méthode s'est concrétisée par le développement d'un outil d'aide à la conception de générateurs, appelé GenOptim. L'originalité de GenOptim vient du concept de bibliothèque de cellules logiques "virtuelles" qui permet la conception de blocs VLSI portables sur différentes technologies. La finalité de cet outil est d'ter au concepteur de générateurs, les problèmes d'ordre technologique, et d'améliorer les performances du circuit généré, en réalisant des optimisations électriques et de placements. Cette méthodologie a été appliquée dans la conception d'opérateurs arithmétiques entiers telles que l'addition, la multiplication, la division et la racine carrée. Les nouveautés apportées sont, entre autres, un additionneur, dont l'architecture s'adapte au temps de propagation désiré, un générateur de structures arborescentes de type "Wallace" pour la conception de multiplieurs, ainsi que des opérateurs de division et de racine carrée "redondantes". Puis, nous avons développé des générateurs d'opérateurs arithmétiques en virgule flottante répondant à la norme IEEE-754.
Cependant, dans le cadre de la conception d'un Asic dédié au traitement du signal, il n'est pas toujours nécessaire de respecter complètement la norme. Par conséquent, nous avons développé des générateurs d'addition et de multiplication modulables, afin de diminuer la surface de ces opérateurs. A partir des générateurs d'opérateurs arithmétiques de base, nous avons élaboré un circuit de convolution appelé C8D32. La vocation principale de ce convolueur est de s'insérer dans une chaîne de reconnaissance de forme basée sur la modélisation du comportement du système biologique visuel des mammifères. Son architecture est composée principalement d'un opérateur de convolution systolique regroupant huit processeurs élémentaires. Le C8D32 est capable de réaliser des convolutions sur des noyaux de 32 x 8 coefficients. Le regroupement de plusieurs circuits permettra alors d'effectuer des convolutions sur des tailles de masques plus importantes. Enfin, l'environnement de conception GenOptim assure la portabilité du circuit sur différentes technologies.

Abstract : In this thesis we present a design methodology of arithmetic operators generators, based on the use of a standard cells library. This methodology has been implemented in a tool, called GenOptim, aiding in the design of macro-block generators. The original issue in GenOptim is the "virtual" cell concept which allows the design of technology portable VLSI blocks. The goal of the GenOptim tool is to alleviate the designer from the technology related problems but enhancing the performances of the generated circuit by performing electrical and placement optimizations. This methodology has been used successfully in the design of arithmetic operators like integer addition, multiplication, division and square root. The original contribution lies in the design of a delay adaptive architecture adder, a generator of arborescent Wallace structures for the design of multipliers, as well as redundant division and square root operators. We also developed floating point operators complying to the IEEE-754 standard. But, in the design of an ASIC dedicated to signal processing it is not necessary that these operators be fully compliant to the IEEE-754 standard. Consequently, we developed modulable addition and multiplication floating point generators, in order to enhance the performances of these operators. Using the arithmetic generators, we designed a convolution circuit, called C8D32. This chip was designed to be used in a pattern recognition system in which the Gabor wavelets are used along with other optimization methods to extract the pertinent information in the image. The convolution chip computes the filtering of the image by a set of Gabor wavelets. The architecture of this chip is composed essentially of a systolic operator containing 8 elementary processors. The C8D32 is able to convolve images with 32 x 8 masks. The chip is cascadable so as to allow convolutions with larger kernels. Finally, the GenOptim design environment makes this chip portable over different technologies.

Mots-clés : portabilité technologique, bibliothèque de cellules logiques précaractérisées, algorithmes et opérateurs arithmétiques, synthèse d'architectures optimisées, opérateurs Flottants IEEE, convolution

Key-words : technology portability, standard cells library, arithmetic algorithms and operators, optimized architecture synthesis, IEEE floating point operators, convolution

Publications internes LIP6 1997 / LIP6 research reports 1997

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